JPS60176263A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60176263A JPS60176263A JP59031701A JP3170184A JPS60176263A JP S60176263 A JPS60176263 A JP S60176263A JP 59031701 A JP59031701 A JP 59031701A JP 3170184 A JP3170184 A JP 3170184A JP S60176263 A JPS60176263 A JP S60176263A
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- JP
- Japan
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- films
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- si3n4
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野の説明
不発明は半導体の製造方法に関する。
（２）従来技術の説明
従来は、ソース・ドレイン領域となる拡散層’ｋｓ’ｓ
Ｎａ膜等でマスキングした後、ＬＯＣＯ８法等の熱酸化
により素子分離のための５ｉｎ２膜を形成しているため
、バーズビークと呼ばれるＳｉＯ，膜が拡散層へ食い込
む現象が生じる。このため、拡散層を大きくしなければ
ならず、またコンタクト領域がセル７アラインによって
出来ない、したがってマスクとなるレジスト膜の露光、
目合せ誤差およびエツチング誤差等があり、拡散層寸法
は大きくならざるを得なかった。
Ｎａ膜等でマスキングした後、ＬＯＣＯ８法等の熱酸化
により素子分離のための５ｉｎ２膜を形成しているため
、バーズビークと呼ばれるＳｉＯ，膜が拡散層へ食い込
む現象が生じる。このため、拡散層を大きくしなければ
ならず、またコンタクト領域がセル７アラインによって
出来ない、したがってマスクとなるレジスト膜の露光、
目合せ誤差およびエツチング誤差等があり、拡散層寸法
は大きくならざるを得なかった。
（３）発明の詳細な説明
不発明の目的はかかる従来技術の欠点全除去した有効な
半導体装置の製造方法を提供することである。
半導体装置の製造方法を提供することである。
（４）発明の構成
不発明はソース、ドレイン領域を拡散層にて形成し、該
ソース・ドレイン領域間上に絶縁膜層をブｒしてゲート
電極を形成する半導体装置の製造方法において、該ソー
ス、ドレイン領域を形成した後素子分離領域を形成する
ことを特悌とする。
ソース・ドレイン領域間上に絶縁膜層をブｒしてゲート
電極を形成する半導体装置の製造方法において、該ソー
ス、ドレイン領域を形成した後素子分離領域を形成する
ことを特悌とする。
また上記に於いて素子分離領域を形成する敵にコンタク
ト領域を形成し、該素子分離領域Ａ１が少なくともコン
タクト領域の一端となることを特徴とする。
ト領域を形成し、該素子分離領域Ａ１が少なくともコン
タクト領域の一端となることを特徴とする。
加えて上記素子分離領域を熱酸化すると前もってイオン
注入によって形成されたソース・トレイン領域の拡散押
込みを同時に行なうことを特徴とする・ （５）発明の原理と作用の説明 本発明はゲート電極を形成し、ソース、ドレイン領域を
形成した後、 ８ｉ０ｚによる絶縁分画を行なうことに
より、トランジスタ寸法の小切な半導体装置が可能とな
る。
注入によって形成されたソース・トレイン領域の拡散押
込みを同時に行なうことを特徴とする・ （５）発明の原理と作用の説明 本発明はゲート電極を形成し、ソース、ドレイン領域を
形成した後、 ８ｉ０ｚによる絶縁分画を行なうことに
より、トランジスタ寸法の小切な半導体装置が可能とな
る。
（６）この発明の詳細な説明
次に不発明による実施例について図面を参照して説明す
る。
る。
第１図（ａｌ〜（ｊ）は本発明＝ｉＣ−ＭＵＳ構造にて
実施した例である。
実施した例である。
第１図において１はＮ型の半導体基板、２はゲート酸化
膜、３はポリシリコン％ ４ａｌ ４ｂはフォトエツチ
ングによシ形成されたレジスト膜である。又、５は素子
分離のための高濃度不純物領域、６はＰウェル領域を示
す。
膜、３はポリシリコン％ ４ａｌ ４ｂはフォトエツチ
ングによシ形成されたレジスト膜である。又、５は素子
分離のための高濃度不純物領域、６はＰウェル領域を示
す。
第１図（ｂｌは、４ａ、４ｂのレジスト膜をマスクとし
てポリシリコンをエツチングしてゲート電極３ａ、３ｂ
を形成したところを示す。
てポリシリコンをエツチングしてゲート電極３ａ、３ｂ
を形成したところを示す。
第１図（Ｃ１は第２図（ｂ）の上にＳｉ３Ｎ４膜７を形
成し、その上にＰＳＧ膜８１ｒ、形成した後、フォトエ
ツチングにより形成したレジスト膜９をマスクとしてＰ
ＳＧ膜８をエツチングしたところを示す。
成し、その上にＰＳＧ膜８１ｒ、形成した後、フォトエ
ツチングにより形成したレジスト膜９をマスクとしてＰ
ＳＧ膜８をエツチングしたところを示す。
第１図（ｄ）は第１図（Ｃ）のレジスト膜９を除去した
後、ＰＳＧ膜８をマスクとして例えば、ボロンのイオン
注入によｔ）Ｐ−チャンネルトランジスタのソース・ド
レイン領域１１を形成し、さらにＰＥＧ膜８を除去し、
その後フォトエツチングにより形成されたレジスト膜１
０をマスクとしてＳｉ３ＮＪｇ７’ｆｔエツチングした
ところを示す。
後、ＰＳＧ膜８をマスクとして例えば、ボロンのイオン
注入によｔ）Ｐ−チャンネルトランジスタのソース・ド
レイン領域１１を形成し、さらにＰＥＧ膜８を除去し、
その後フォトエツチングにより形成されたレジスト膜１
０をマスクとしてＳｉ３ＮＪｇ７’ｆｔエツチングした
ところを示す。
第１図（ｅ）は第１図（ｄ）のレジスト膜１ｏを除去し
た後Ｓｉ３Ｎ４膜７をマスクとして例えば、砒素のイオ
ン注入によｐＮ−チャンネルトランジスタのソース・ド
レイン領域１２を形成しさらにＳｉ３Ｎ４膜を除去し、
アルミニウム１３を形成し、その後フォト・エツチング
にょシレジスト膜１４を形成したところを示す。
た後Ｓｉ３Ｎ４膜７をマスクとして例えば、砒素のイオ
ン注入によｐＮ−チャンネルトランジスタのソース・ド
レイン領域１２を形成しさらにＳｉ３Ｎ４膜を除去し、
アルミニウム１３を形成し、その後フォト・エツチング
にょシレジスト膜１４を形成したところを示す。
第１図げ）は第１図のレジスト膜１４をマスクとしてア
ルミ１３をエツチングした後、プラズマＣＶＤＶｃよる
５ｉ０２膜又はＰＥＧ膜１５ｆａ）。
ルミ１３をエツチングした後、プラズマＣＶＤＶｃよる
５ｉ０２膜又はＰＥＧ膜１５ｆａ）。
（ｂ）、 （Ｃ）を形成する。さらに７オトエツチング
によシレジスト膜１６（ａ）、 （ｂ）を形成したとこ
ろを示す。
によシレジスト膜１６（ａ）、 （ｂ）を形成したとこ
ろを示す。
第１図（ｇ）は第１図（ｆｌ）１．’シスト膜１６ａ、
１６ｔ）をマスクとしてプラズマＣＶＤによる５ｉＯｚ
膜又はＰＳＧ膜１５ａ、１−５ｂ、１５Ｃをエツチング
して、プラズマＣＶＤによる５ｉＯｚ膜又はＰＳＧ膜１
５ａ、１５Ｃとした後、８ｉａＮ４膜１７ａ、１７ｂ、
１７ｃｔ形成したところを示す・ 第１図（ｈｌは第１図（ｇｌのアルミ１３ｔ−エツチン
グすることによ、ｊｐｓｉａＮ４膜１７ｂをり７トオ７
により除去し、その後、熱酸化によって５ｉＯｚ膜１８
を形成したところを示す・このときソース・ドレイン領
域にイオン注入された高濃度の不純物は同時にほじめて
の拡散、押込みを行なうことで、熱拡散工程を少なくシ
、不純物の再分布等の影響を小さくする。またこの時の
ｓ ｉＯ。
１６ｔ）をマスクとしてプラズマＣＶＤによる５ｉＯｚ
膜又はＰＳＧ膜１５ａ、１−５ｂ、１５Ｃをエツチング
して、プラズマＣＶＤによる５ｉＯｚ膜又はＰＳＧ膜１
５ａ、１５Ｃとした後、８ｉａＮ４膜１７ａ、１７ｂ、
１７ｃｔ形成したところを示す・ 第１図（ｈｌは第１図（ｇｌのアルミ１３ｔ−エツチン
グすることによ、ｊｐｓｉａＮ４膜１７ｂをり７トオ７
により除去し、その後、熱酸化によって５ｉＯｚ膜１８
を形成したところを示す・このときソース・ドレイン領
域にイオン注入された高濃度の不純物は同時にほじめて
の拡散、押込みを行なうことで、熱拡散工程を少なくシ
、不純物の再分布等の影響を小さくする。またこの時の
ｓ ｉＯ。
膜は９２０℃で３０分程度スチーム酸化で約０．２μｍ
程度の厚みであり、ソース・ドレイン領域への食込みは
約０．１μｍとすればソース・ドレイン領域の接合深さ
が０．３μｍ程度であれば特に熱酸化によるソース・ド
レイン領域への影響は少ない。
程度の厚みであり、ソース・ドレイン領域への食込みは
約０．１μｍとすればソース・ドレイン領域の接合深さ
が０．３μｍ程度であれば特に熱酸化によるソース・ド
レイン領域への影響は少ない。
第１図（ｉ＋ｕｇ１図（ｈ） Ｏ上にＰＳＧ膜１９ａ。
１９ｂ、１９Ｃｉ形成したことを示す・第１図（ハはＳ
ｉ３Ｎ４膜１７ ａ ｒ １７ Ｃｆ ｘ 、チングす
ることによりＰ８ＧＭ１９ａ、１９ｂをり７トオ７によ
シ除去したところを示す・またこのとき２Ｑａ、２０ｂ
はコンタクト領域となる。
ｉ３Ｎ４膜１７ ａ ｒ １７ Ｃｆ ｘ 、チングす
ることによりＰ８ＧＭ１９ａ、１９ｂをり７トオ７によ
シ除去したところを示す・またこのとき２Ｑａ、２０ｂ
はコンタクト領域となる。
尚、上記に於いては、ソース・ドレイン領域のイオン注
入マスクとしてＰＳＧ、［及び５ｉａＮ＋膜を使用した
が、アルミニウラをマスクとして使用してもよい。
入マスクとしてＰＳＧ、［及び５ｉａＮ＋膜を使用した
が、アルミニウラをマスクとして使用してもよい。
またイオン注入はＰチャンネル、Ｎチャンネルの順に行
なっているが、Ｎチャンネル、Ｐチャンネルの順に行な
っても特に問題は生じない。
なっているが、Ｎチャンネル、Ｐチャンネルの順に行な
っても特に問題は生じない。
（７）発明の詳細な説明
以上説明した如く、ソース・ドレイン領域を形成した後
、素子分離領域を形成することによシ、ソース・ドレイ
ン領域内に素子分離領域を設けることができ且つ素子分
離領域がコンタクト領域となるため半導体の寸法を小さ
くすることができる。
、素子分離領域を形成することによシ、ソース・ドレイ
ン領域内に素子分離領域を設けることができ且つ素子分
離領域がコンタクト領域となるため半導体の寸法を小さ
くすることができる。
第１図は本発明の実施例を工程順に示した断面図である
。 尚、図において。 １・・・・・・半導体基板、２・・・・・・ゲート酸化
膜、３・・・・・・ゲート電極、４，９，１０．１４・
・・・・・レジスト膜、５・・・・・・素子分離のため
の高濃度、不純物領域、６・・・・・Ｐウェル、７．１
７・・・・・・Ｓｉ３Ｎ４膜、８゜１９・・・・・・Ｐ
ＳＧＩ［、１１，１２・・・・・・ソース・ドレイン領
域、１３・・・・・・アルミニウム、１５・・・・・・
プラ、（−ｒｃＶＤｌｃ！ル５ｊ０２１１ｔｆＧ又ハＰ
５Ｏ１１１８−・・・５ｉＵｚ膜、２０・・・・・・
コンタクト領域。 祐１閏 椿１図 ｄ
。 尚、図において。 １・・・・・・半導体基板、２・・・・・・ゲート酸化
膜、３・・・・・・ゲート電極、４，９，１０．１４・
・・・・・レジスト膜、５・・・・・・素子分離のため
の高濃度、不純物領域、６・・・・・Ｐウェル、７．１
７・・・・・・Ｓｉ３Ｎ４膜、８゜１９・・・・・・Ｐ
ＳＧＩ［、１１，１２・・・・・・ソース・ドレイン領
域、１３・・・・・・アルミニウム、１５・・・・・・
プラ、（−ｒｃＶＤｌｃ！ル５ｊ０２１１ｔｆＧ又ハＰ
５Ｏ１１１８−・・・５ｉＵｚ膜、２０・・・・・・
コンタクト領域。 祐１閏 椿１図 ｄ
Claims (3)
- （１） ソース・ドレイン領域を形成し、該ソース・ド
レイン領域間上に絶縁膜１−を介して電極を形成する半
導体装置の製造方法において、該ソース・ドレイン領域
を形成した後に素子分離領域を形成することを特徴とす
る半導体装置の製造方法。 - （２）コンタクト領域を設けた後、該素子分離領域を熱
酸化によって形成し、且つ、該素子分離領域端が少なく
ともコンタクト領域一端となることを特徴とする特許請
求の範囲第（１）項記載の半導体装置の製造方法。 - （３）素子分離領域を熱酸化によって形成すると同時に
、イオン注入によって形成されたソース・ドレイン領域
の拡散、押込みを行なうことを特徴とする特許請求の範
囲第（１）項もしくは第（２）項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031701A JPS60176263A (ja) | 1984-02-22 | 1984-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031701A JPS60176263A (ja) | 1984-02-22 | 1984-02-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60176263A true JPS60176263A (ja) | 1985-09-10 |
Family
ID=12338372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59031701A Pending JPS60176263A (ja) | 1984-02-22 | 1984-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023164226A (ja) * | 2022-04-28 | 2023-11-10 | カーライル フルイド テクノロジーズ エルエルシー | 静電塗装装置 |
-
1984
- 1984-02-22 JP JP59031701A patent/JPS60176263A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023164226A (ja) * | 2022-04-28 | 2023-11-10 | カーライル フルイド テクノロジーズ エルエルシー | 静電塗装装置 |
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