JPH065711B2 - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JPH065711B2 JPH065711B2 JP62036972A JP3697287A JPH065711B2 JP H065711 B2 JPH065711 B2 JP H065711B2 JP 62036972 A JP62036972 A JP 62036972A JP 3697287 A JP3697287 A JP 3697287A JP H065711 B2 JPH065711 B2 JP H065711B2
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- silicon oxide
- mask
- source
- photoresist pattern
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳ半導体装置の製造方法に関し、特にＮ
チヤンネルおよびＰチヤンネルＭＯＳトランジスタのソ
ース・ドレイン領域の形成方法に関する。
チヤンネルおよびＰチヤンネルＭＯＳトランジスタのソ
ース・ドレイン領域の形成方法に関する。
従来のＣＭＯＳ半導体装置の製造方法を第３図を用いて
説明する。
説明する。
まず、第３図（ａ）に示すように、Ｎ型シリコン基板１
にＰ型ウェル領域２を形成した後、通常の選択酸化法に
より素子分離用の厚いフィールド酸化膜３を形成する。
第３図（ａ）において４は前記厚いフィールド酸化膜３
形成前に、Ｐ型ウェル領域２のフィールド酸化膜下部に
形成したチヤンネルストッパの為のＰ＋型拡散層であ
り、５は薄いシリコン酸化膜、６は窒化膜である。
にＰ型ウェル領域２を形成した後、通常の選択酸化法に
より素子分離用の厚いフィールド酸化膜３を形成する。
第３図（ａ）において４は前記厚いフィールド酸化膜３
形成前に、Ｐ型ウェル領域２のフィールド酸化膜下部に
形成したチヤンネルストッパの為のＰ＋型拡散層であ
り、５は薄いシリコン酸化膜、６は窒化膜である。
次に、第３図（ｂ）に示すように窒化膜６およびシリコ
ン酸化膜５を除去した後、薄いゲート酸化膜７を形成
し、ＣＶＤ法によりリンドープ多結晶シリコンを成長
し、周知の光食刻法により多結晶シリコンからなるゲー
ト電極８を形成する。
ン酸化膜５を除去した後、薄いゲート酸化膜７を形成
し、ＣＶＤ法によりリンドープ多結晶シリコンを成長
し、周知の光食刻法により多結晶シリコンからなるゲー
ト電極８を形成する。
次に、第３図（ｃ）に示すように光食刻法によりフォト
レジストパターン１０を形成し、このフォトレジストパ
ターン１０をマスクとして、イオン注入法により砒素を
Ｐ型ウェル領域２に導入する。
レジストパターン１０を形成し、このフォトレジストパ
ターン１０をマスクとして、イオン注入法により砒素を
Ｐ型ウェル領域２に導入する。
次に、第３図（ｄ）に示すように、フォトレジストパタ
ーン１０を酸素プラズマによりエッチング除去し、砒素
注入領域をアニールしてＮ＋型ソース・ドレイン領域１
１を形成した後、光食刻法によりフォトレジストパター
ン１０Ａを形成し、このフォトレジストパターン１０Ａ
をマスクとして、イオン注入法によりホウ素をＮ型シリ
コン基板１に導入する。
ーン１０を酸素プラズマによりエッチング除去し、砒素
注入領域をアニールしてＮ＋型ソース・ドレイン領域１
１を形成した後、光食刻法によりフォトレジストパター
ン１０Ａを形成し、このフォトレジストパターン１０Ａ
をマスクとして、イオン注入法によりホウ素をＮ型シリ
コン基板１に導入する。
次に、第３図（ｅ）に示すように、フォトレジストパタ
ーン１０Ａを酸素プラズマによりエッチング除去し、ホ
ウ素注入領域をアニールしてＰ＋型のソース・ドレイン
領域１２を形成した後、全面にＣＶＤ法により、リンガ
ラス層（ＰＳＧ層）１３を形成し、周知の方法により各
ソース・ドレイン領域上にコンタクト開口部を形成し、
その後Al配線１４を形成してＣＭＯＳ半導体装置を完成
させる。
ーン１０Ａを酸素プラズマによりエッチング除去し、ホ
ウ素注入領域をアニールしてＰ＋型のソース・ドレイン
領域１２を形成した後、全面にＣＶＤ法により、リンガ
ラス層（ＰＳＧ層）１３を形成し、周知の方法により各
ソース・ドレイン領域上にコンタクト開口部を形成し、
その後Al配線１４を形成してＣＭＯＳ半導体装置を完成
させる。
上述した従来のＣＭＯＳ半導体装置の製造方法において
は、ＮチヤンネルＭＯＳ電界効果トランジスタのソース
・ドレイン領域の形成では、フォトレジストをマスクと
して砒素をイオン注入法により導入し、その後フォトレ
ジストを酸素プラズマを用いてエッチング除去するとい
う方法を用いているが、この場合、ソース・ドレインを
形成するほど多量の砒素が注入されたマスク用のフォト
レジストは変質してエッチングされにくく、エッチング
残りが発生して歩留低下の原因となるという欠点があ
る。
は、ＮチヤンネルＭＯＳ電界効果トランジスタのソース
・ドレイン領域の形成では、フォトレジストをマスクと
して砒素をイオン注入法により導入し、その後フォトレ
ジストを酸素プラズマを用いてエッチング除去するとい
う方法を用いているが、この場合、ソース・ドレインを
形成するほど多量の砒素が注入されたマスク用のフォト
レジストは変質してエッチングされにくく、エッチング
残りが発生して歩留低下の原因となるという欠点があ
る。
また、上記エッチング残りを減らすために酸素プラズマ
エッチングのパワーを高めるなどの方法が用いられる
が、これは半導体素子自身への損傷をも高めることにな
るので好ましくない。
エッチングのパワーを高めるなどの方法が用いられる
が、これは半導体素子自身への損傷をも高めることにな
るので好ましくない。
本発明の目的は、上記欠点を除去し、歩留りの向上した
ＣＭＯＳ半導体装置の製造方法を提供することにある。
ＣＭＯＳ半導体装置の製造方法を提供することにある。
本発明のＣＭＯＳ半導体装置の製造方法は、Ｎチヤンネ
ルトランジスタのソース・ドレイン領域をＣＶＤ法によ
り形成したシリコン酸化膜をマスクとしてＮ型不純物の
イオン注入により形成し、Ｐチヤンネルトランジスタの
ソース・ドレイン領域をフォトレジスト膜をマスクとし
前記シリコン酸化膜を通してＰ型不純物のイオン注入に
より形成するものである。
ルトランジスタのソース・ドレイン領域をＣＶＤ法によ
り形成したシリコン酸化膜をマスクとしてＮ型不純物の
イオン注入により形成し、Ｐチヤンネルトランジスタの
ソース・ドレイン領域をフォトレジスト膜をマスクとし
前記シリコン酸化膜を通してＰ型不純物のイオン注入に
より形成するものである。
以下、本発明の実施例を図面を用いて説明する。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すようにＮ型シリコン基板１に
Ｐ型ウェル領域２を周知の方法により形成した後、この
Ｐ型ウェル領域２のうち素子絶縁分離領域に選択的にボ
ロンをイオン注入法により導入し、アニールしてチヤン
ネルストッパの為のＰ＋型拡散層４を形成した後、基板
表面に熱酸化法により薄いシリコン酸化膜５を形成し、
その後ＣＶＤ法によりホウ素リンガラス層１５を形成
し、周知の光食刻法によりフォトレジストパターン１６
を素子分離領域に形成する。
Ｐ型ウェル領域２を周知の方法により形成した後、この
Ｐ型ウェル領域２のうち素子絶縁分離領域に選択的にボ
ロンをイオン注入法により導入し、アニールしてチヤン
ネルストッパの為のＰ＋型拡散層４を形成した後、基板
表面に熱酸化法により薄いシリコン酸化膜５を形成し、
その後ＣＶＤ法によりホウ素リンガラス層１５を形成
し、周知の光食刻法によりフォトレジストパターン１６
を素子分離領域に形成する。
次に、第１図（ｂ）に示すように、フォトレジストパタ
ーン１６をマスクとして、前記ホウ素リンガラス層１５
およびシリコン酸化膜５をエッチング除去した後、フォ
トレジストパターン１６を除去し、熱酸化法により薄い
ゲート酸化膜７を形成するとともにホウ素リンガラス層
１５のエッチング段部をリフローさせてなだらかにす
る。さらにＣＶＤ法によりリンドープ多結晶シリコン８
Ａを全面に形成し、周知の光食刻法によりフォトレジス
トパターン１６Ａを形成する。
ーン１６をマスクとして、前記ホウ素リンガラス層１５
およびシリコン酸化膜５をエッチング除去した後、フォ
トレジストパターン１６を除去し、熱酸化法により薄い
ゲート酸化膜７を形成するとともにホウ素リンガラス層
１５のエッチング段部をリフローさせてなだらかにす
る。さらにＣＶＤ法によりリンドープ多結晶シリコン８
Ａを全面に形成し、周知の光食刻法によりフォトレジス
トパターン１６Ａを形成する。
次に、第１図（ｃ）に示すように、前記フォトレジスト
パターン１６Ａをマスクとして、リンドープ多結晶シリ
コン８Ａをエッチング除去して多結晶シリコンからなる
ゲート電極８を形成したのちフォトレジストパターン１
６Ａを除去する。
パターン１６Ａをマスクとして、リンドープ多結晶シリ
コン８Ａをエッチング除去して多結晶シリコンからなる
ゲート電極８を形成したのちフォトレジストパターン１
６Ａを除去する。
次に、第１図（ｄ）に示すように全面にＣＶＤ法による
薄いシリコン酸化膜５Ａを膜厚１０００〜２０００Å程
度に形成した後、周知の光食刻法によりフォトレジスト
パターン１６Ｂを形成する。
薄いシリコン酸化膜５Ａを膜厚１０００〜２０００Å程
度に形成した後、周知の光食刻法によりフォトレジスト
パターン１６Ｂを形成する。
次に、第１図（ｅ）に示すように前記フォトレジストパ
ターン１６Ｂをマスクとして、シリコン酸化膜５Ａをバ
ッファードフッ酸などによりエッチング除去した後、フ
ォトレジストパターン１６Ｂを有機溶剤により除去し、
熱酸化法により膜厚１００〜２００Åの薄いシリコン酸
化膜５Ｂをシリコン基板表面および、多結晶シリコンの
ゲート電極８表面に形成する。次に、前記パターニング
されたＣＶＤ法によるシリコン酸化膜５Ａをマスクとし
て、前記薄いシリコン酸化膜５Ｂを通して砒素を５０〜
７０keＶのエネルギーでイオン注入法によりシリコン基
板１に導入する。
ターン１６Ｂをマスクとして、シリコン酸化膜５Ａをバ
ッファードフッ酸などによりエッチング除去した後、フ
ォトレジストパターン１６Ｂを有機溶剤により除去し、
熱酸化法により膜厚１００〜２００Åの薄いシリコン酸
化膜５Ｂをシリコン基板表面および、多結晶シリコンの
ゲート電極８表面に形成する。次に、前記パターニング
されたＣＶＤ法によるシリコン酸化膜５Ａをマスクとし
て、前記薄いシリコン酸化膜５Ｂを通して砒素を５０〜
７０keＶのエネルギーでイオン注入法によりシリコン基
板１に導入する。
次に、第１図（ｆ）に示すように、周知の光食刻法によ
りフォトレジストパターン１６ｃを形成し、このフォト
レジストパターン１６ｃをマスクとして前記ＣＶＤ法に
よるシリコン酸化膜５Ａを通してホウ素を４０〜６０ke
Ｖのエネルギーでイオン注入法によりシリコン基板１に
導入する。
りフォトレジストパターン１６ｃを形成し、このフォト
レジストパターン１６ｃをマスクとして前記ＣＶＤ法に
よるシリコン酸化膜５Ａを通してホウ素を４０〜６０ke
Ｖのエネルギーでイオン注入法によりシリコン基板１に
導入する。
次に、第１図（ｇ）に示すように、前記砒素およびホウ
素のイオン注入層をアニールしてＮチヤンネルトランジ
スタのＮ＋型ソース・ドレイン領域１１及びＰチヤンネ
ルトランジスタのＰ＋型ソース・ドレイン領域１２を形
成する。
素のイオン注入層をアニールしてＮチヤンネルトランジ
スタのＮ＋型ソース・ドレイン領域１１及びＰチヤンネ
ルトランジスタのＰ＋型ソース・ドレイン領域１２を形
成する。
以下、周知の方法により全面にＣＶＤ法によりＰＳＧ層
１３を形成し、フォトエッチング法によりコンタクト開
口部を形成し、その後Al配線１４を形成して、ＣＭＯＳ
半導体装置を完成させる。
１３を形成し、フォトエッチング法によりコンタクト開
口部を形成し、その後Al配線１４を形成して、ＣＭＯＳ
半導体装置を完成させる。
上記製造方法において、Ｎチヤンネルトランジスタのソ
ース・ドレイン領域形成のための砒素のイオン注入のマ
スクとなるＣＶＤ法によるシリコン酸化膜５Ａは、バッ
ファードフッ酸に対するエッチング速度が素子分離領域
上のホウ素リンガラス層１１５に比べて十分に大きいの
で、シリコン酸化膜５Ａのエッチングに際しての若干の
オーバーエッチングは、素子分離領域上のホウ素リンガ
ラス層１５の膜厚減少に対してほとんど影響ない。
ース・ドレイン領域形成のための砒素のイオン注入のマ
スクとなるＣＶＤ法によるシリコン酸化膜５Ａは、バッ
ファードフッ酸に対するエッチング速度が素子分離領域
上のホウ素リンガラス層１１５に比べて十分に大きいの
で、シリコン酸化膜５Ａのエッチングに際しての若干の
オーバーエッチングは、素子分離領域上のホウ素リンガ
ラス層１５の膜厚減少に対してほとんど影響ない。
そして、上記製造方法においては、Ｎチヤンネルトラン
ジスタのソース・ドレイン領域形成の為の砒素のイオン
注入は、ＣＶＤ法によるシリコン酸化膜をマスクとして
行い、イオン注入後もそのまま残している為、従来の製
造方法に見られたような、フォトレジストをマスクとし
て使用した場合のフォトレジストの変質によるエッチン
グ残りがなく歩留低下を防止できる。
ジスタのソース・ドレイン領域形成の為の砒素のイオン
注入は、ＣＶＤ法によるシリコン酸化膜をマスクとして
行い、イオン注入後もそのまま残している為、従来の製
造方法に見られたような、フォトレジストをマスクとし
て使用した場合のフォトレジストの変質によるエッチン
グ残りがなく歩留低下を防止できる。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
この第２の実施例は、第１図（ａ）〜（ｇ）で説明した
第１の実施例においてＮチャンネルトランジスタのＮ＋
型ソース・ドレイン領域の形成の為の砒素のイオン注入
とＰチヤンネルトランジスタのＰ＋型ソース・ドレイン
領域の形成の為のホウ素のイオン注入の工程順序を逆に
した場合であり、第１の実施例と重複する部分の説明は
省略する。
第１の実施例においてＮチャンネルトランジスタのＮ＋
型ソース・ドレイン領域の形成の為の砒素のイオン注入
とＰチヤンネルトランジスタのＰ＋型ソース・ドレイン
領域の形成の為のホウ素のイオン注入の工程順序を逆に
した場合であり、第１の実施例と重複する部分の説明は
省略する。
第２図（ａ）は第１の実施例と同様にして多結晶シリコ
ンからなるゲート電極８を形成し、全面にＣＶＤ法によ
る薄いシリコン酸化膜５Ａを膜厚１０００〜２０００Å
程度形成し、周知の光食刻法により、Ｐチヤンネルトラ
ンジスタのソース・ドレイン領域部を含んで開口したフ
ォトレジストパターン１６Ｄを形成し、このフォトレジ
ストパターン１６Ｄをマスクとして、ＣＶＤ法による薄
いシリコン酸化膜５Ａを通してホウ素を４０〜６０keＶ
のエネルギーでイオン注入法によりシリコン基板に導入
したところまでを示す。
ンからなるゲート電極８を形成し、全面にＣＶＤ法によ
る薄いシリコン酸化膜５Ａを膜厚１０００〜２０００Å
程度形成し、周知の光食刻法により、Ｐチヤンネルトラ
ンジスタのソース・ドレイン領域部を含んで開口したフ
ォトレジストパターン１６Ｄを形成し、このフォトレジ
ストパターン１６Ｄをマスクとして、ＣＶＤ法による薄
いシリコン酸化膜５Ａを通してホウ素を４０〜６０keＶ
のエネルギーでイオン注入法によりシリコン基板に導入
したところまでを示す。
次に、第２図（ｂ）に示すように、フォトレジストパタ
ーン１６Ｄを酸素プラズマを用いてエッチング除去す
る。この場合、フォトレジストパターン１６Ｄは多量の
ホウ素が注入されているが、ホウ素は砒素に比べ原子量
も小さく、フォトレジストの変質も小さい為容易にエッ
チング除去できる。さらに周知の光食刻法により、Ｎチ
ヤンネルトランジスタのソース・ドレイン領域部を含ん
で開口したフォトレジストパターン１６Ｅを形成する。
ーン１６Ｄを酸素プラズマを用いてエッチング除去す
る。この場合、フォトレジストパターン１６Ｄは多量の
ホウ素が注入されているが、ホウ素は砒素に比べ原子量
も小さく、フォトレジストの変質も小さい為容易にエッ
チング除去できる。さらに周知の光食刻法により、Ｎチ
ヤンネルトランジスタのソース・ドレイン領域部を含ん
で開口したフォトレジストパターン１６Ｅを形成する。
次に、第２図（ｃ）に示すように、前記フォトレジスト
パターン１６Ｅをマスクとして前記ＣＶＤ法によるシリ
コン酸化膜５Ａをバッファードフッ酸などによりエッチ
ング除去した後、フォトレジストパターン１６Ｅを有機
溶剤により除去し、熱酸化法により膜厚１００〜２００
Åの薄いシリコン酸化膜５Ｂをシリコン基板表面および
多結晶シリコンからなるゲート電極８表面に形成し、前
記パターニングされたＣＶＤ法によるシリコン酸化膜５
Ａをマスクとして、シリコン酸化膜５Ｂを通して、砒素
を５０〜７０keＶのエネルギーでイオン注入法によりシ
リコン基板１に導入する。
パターン１６Ｅをマスクとして前記ＣＶＤ法によるシリ
コン酸化膜５Ａをバッファードフッ酸などによりエッチ
ング除去した後、フォトレジストパターン１６Ｅを有機
溶剤により除去し、熱酸化法により膜厚１００〜２００
Åの薄いシリコン酸化膜５Ｂをシリコン基板表面および
多結晶シリコンからなるゲート電極８表面に形成し、前
記パターニングされたＣＶＤ法によるシリコン酸化膜５
Ａをマスクとして、シリコン酸化膜５Ｂを通して、砒素
を５０〜７０keＶのエネルギーでイオン注入法によりシ
リコン基板１に導入する。
以下は前記第１の実施例と同様に操作しＣＭＯＳ半導体
装置を完成させる。
装置を完成させる。
この第２の実施例においても、Ｎチヤンネルトランジス
タのソース・ドレイン領域形成の為の砒素のイオン注入
は、ＣＶＤ法によるシリコン酸化膜をマスクとして行な
い、イオン注入後もそのまま残している為、従来の製造
方法に見られたようなフォトレジストをマスクとして使
用した場合のフォトレジストの変質によるエッチング残
りがなく歩留低下を防止できる。なお、本発明の第１及
び第２の実施例の場合とも素子分離絶縁膜として、薄い
シリコン酸化膜とボロンリンガラス層の二層構造とした
が、通常の選択酸化法による厚いシリコン酸化膜を用い
ても良い。また基板がＰ型の場合も可能である。
タのソース・ドレイン領域形成の為の砒素のイオン注入
は、ＣＶＤ法によるシリコン酸化膜をマスクとして行な
い、イオン注入後もそのまま残している為、従来の製造
方法に見られたようなフォトレジストをマスクとして使
用した場合のフォトレジストの変質によるエッチング残
りがなく歩留低下を防止できる。なお、本発明の第１及
び第２の実施例の場合とも素子分離絶縁膜として、薄い
シリコン酸化膜とボロンリンガラス層の二層構造とした
が、通常の選択酸化法による厚いシリコン酸化膜を用い
ても良い。また基板がＰ型の場合も可能である。
以上説明したように本発明は、ＣＭＯＳ半導体装置の製
造方法において、Ｎチヤンネルトランジスタのソース・
ドレイン領域はＣＶＤ法で形成されたシリコン酸化膜を
マスクとしてＮ型不純物のイオン注入により形成し、Ｐ
チヤンネルトランジスタのソース・ドレイン領域はフォ
トレジスト膜をマスクとし前記ＣＶＤ法で形成された薄
いシリコン酸化膜を通してＰ型不純物のイオン注入によ
り形成することにより、従来のようにフォトレジストが
残ることがなくなるため、ＣＭＯＳ半導体装置の製造歩
留りを向上させることができる効果がある。
造方法において、Ｎチヤンネルトランジスタのソース・
ドレイン領域はＣＶＤ法で形成されたシリコン酸化膜を
マスクとしてＮ型不純物のイオン注入により形成し、Ｐ
チヤンネルトランジスタのソース・ドレイン領域はフォ
トレジスト膜をマスクとし前記ＣＶＤ法で形成された薄
いシリコン酸化膜を通してＰ型不純物のイオン注入によ
り形成することにより、従来のようにフォトレジストが
残ることがなくなるため、ＣＭＯＳ半導体装置の製造歩
留りを向上させることができる効果がある。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の半導体チップの断面図、第３図（ａ）〜（ｅ）は従来
のＣＭＯＳ半導体装置の製造方法を説明するための半導
体チップの断面図である。 １…Ｎ型シリコン基板、２…Ｐ型ウェル領域、３…フィ
ールド酸化膜、４…Ｐ＋型拡散層、５，５Ａ，５Ｂ…シ
リコン酸化膜、６…窒化膜、７…ゲート酸化膜、８Ａ…
多結晶シリコン、８…ゲート電極、１０，１０Ａ…フォ
トレジストパターン、１１…Ｎ＋型ソース・ドレイン領
域、１２…Ｐ＋型ソース・ドレイン領域、１３…ＰＳＧ
層、１４…Al配線、１５…ホウ素リンガラス層、１６，
１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ，１６Ｅ…フォトレジ
ストパターン。
るための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するため
の半導体チップの断面図、第３図（ａ）〜（ｅ）は従来
のＣＭＯＳ半導体装置の製造方法を説明するための半導
体チップの断面図である。 １…Ｎ型シリコン基板、２…Ｐ型ウェル領域、３…フィ
ールド酸化膜、４…Ｐ＋型拡散層、５，５Ａ，５Ｂ…シ
リコン酸化膜、６…窒化膜、７…ゲート酸化膜、８Ａ…
多結晶シリコン、８…ゲート電極、１０，１０Ａ…フォ
トレジストパターン、１１…Ｎ＋型ソース・ドレイン領
域、１２…Ｐ＋型ソース・ドレイン領域、１３…ＰＳＧ
層、１４…Al配線、１５…ホウ素リンガラス層、１６，
１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ，１６Ｅ…フォトレジ
ストパターン。
Claims (2)
- 【請求項１】Ｎチャンネルトランジスタのソース・ドレ
イン領域をＣＶＤ法により形成したシリコン酸化膜をマ
スクとしてＮ型不純物のイオン注入により形成し、Ｐチ
ャンネルトランジスタのソース・ドレイン領域をフォト
レジスト膜をマスクとし前記シリコン酸化膜を通してＰ
型不純物のイオン注入により形成することを特徴とする
ＣＭＯＳ半導体装置の製造方法。 - 【請求項２】ソース・ドレイン領域を形成するためのＮ
型及びＰ型不純物はそれぞれ砒素及びホウ素である特許
請求の範囲第(1)項記載のＣＭＯＳ半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036972A JPH065711B2 (ja) | 1987-02-19 | 1987-02-19 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036972A JPH065711B2 (ja) | 1987-02-19 | 1987-02-19 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204642A JPS63204642A (ja) | 1988-08-24 |
| JPH065711B2 true JPH065711B2 (ja) | 1994-01-19 |
Family
ID=12484662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036972A Expired - Lifetime JPH065711B2 (ja) | 1987-02-19 | 1987-02-19 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065711B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746959B2 (ja) * | 1988-12-01 | 1998-05-06 | 株式会社東芝 | 半導体装置の製造方法 |
-
1987
- 1987-02-19 JP JP62036972A patent/JPH065711B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63204642A (ja) | 1988-08-24 |
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