JPS60180146A - ソルダバンプの一括形成方法 - Google Patents
ソルダバンプの一括形成方法Info
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- JPS60180146A JPS60180146A JP59034395A JP3439584A JPS60180146A JP S60180146 A JPS60180146 A JP S60180146A JP 59034395 A JP59034395 A JP 59034395A JP 3439584 A JP3439584 A JP 3439584A JP S60180146 A JPS60180146 A JP S60180146A
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- JP
- Japan
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- solder
- metal film
- insulating film
- metallic
- film
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
- H10W72/01257—Changing the shapes of bumps by reflowing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分計〕
本発明は、ソルダのリフローボンディングによる電子部
品のマイクロ接続に必要とされるソルダバンプの一括形
成方法に関するものである。
品のマイクロ接続に必要とされるソルダバンプの一括形
成方法に関するものである。
ジョセフソン素子やＧａＡｓ素子等の超高速デバイスの
性能を活かすためには、信号遅延の少ない超高密度実装
が不可欠であわ、今後マイクロソルダリングによる電子
部品の実装技術が益々重要になるすう勢にある。例えば
、公知のジョセフソン集積回路の実装技術（Ｓ、 Ｋ、
Ｌａｈｉｒｉ他１４名。
性能を活かすためには、信号遅延の少ない超高密度実装
が不可欠であわ、今後マイクロソルダリングによる電子
部品の実装技術が益々重要になるすう勢にある。例えば
、公知のジョセフソン集積回路の実装技術（Ｓ、 Ｋ、
Ｌａｈｉｒｉ他１４名。
“Ｐａｃｋａｇｉｎｇ Ｔｅｃｈｎｏｌｏｇｙｆｏｒ
Ｊｏｓｅｐｈｓｏｎ Ｌｎｔｅ −ｇｒａｔｅｄ Ｃ１
ｒｃｕｉｔｓ ” 、 ＩＥＥＥ Ｔｒａｎｓ、、 Ｖ
ｏｌ、 ＯＨＭＴ−５、Ｉｋ２ （１９８２） ２７１
．）においては、Ｉｎ基の低融点合金を使用し、ジョセ
フソンチップをはじめとする全部品をマイクロソルダリ
ングにより接続している。このような実装方法において
は、多種類の部品を同一の配線基板上に接続することが
必要となる。そのために、従来、ソルダバンプの形成方
法としては、真空蒸着法、ソルダペーストを使用したス
クリーン印刷法、めっき法等があった。いずれの形成法
においても、同一配線基板上に異なる高さのソルダバン
プを形成するためには、その都度マスクを交換し、しか
もソルダを複数回にわたって堆積させる必要があるとい
う欠点があった。
Ｊｏｓｅｐｈｓｏｎ Ｌｎｔｅ −ｇｒａｔｅｄ Ｃ１
ｒｃｕｉｔｓ ” 、 ＩＥＥＥ Ｔｒａｎｓ、、 Ｖ
ｏｌ、 ＯＨＭＴ−５、Ｉｋ２ （１９８２） ２７１
．）においては、Ｉｎ基の低融点合金を使用し、ジョセ
フソンチップをはじめとする全部品をマイクロソルダリ
ングにより接続している。このような実装方法において
は、多種類の部品を同一の配線基板上に接続することが
必要となる。そのために、従来、ソルダバンプの形成方
法としては、真空蒸着法、ソルダペーストを使用したス
クリーン印刷法、めっき法等があった。いずれの形成法
においても、同一配線基板上に異なる高さのソルダバン
プを形成するためには、その都度マスクを交換し、しか
もソルダを複数回にわたって堆積させる必要があるとい
う欠点があった。
多種類の部品をマイクロソルダリングにより接続する場
合、接続部の信頼性向上には各部品の接続に最適なソル
ダバンプ形成が必要であるが、配線基板側のソルダバン
プの高さを調整することには、上述した離点があること
から、あまり実施されていなかった。
合、接続部の信頼性向上には各部品の接続に最適なソル
ダバンプ形成が必要であるが、配線基板側のソルダバン
プの高さを調整することには、上述した離点があること
から、あまり実施されていなかった。
そこで、本発明の目的は、これらの欠点を解決して、異
なる高さのソルダバンプを一括して形成することのでき
る方法を提供することにある。
なる高さのソルダバンプを一括して形成することのでき
る方法を提供することにある。
かかる目的を達成するために、本発明では、ソルダにぬ
れない絶縁膜上まだはかかるソルダとのぬれ性に優′れ
た金属膜上に均一膜厚のソルダを堆積させ、接続電極部
の上部に成形した金属膜上にソルダを溶融して集めるこ
とにより、異なる高さのソルダバンプを一括して形成で
きるようにする。
れない絶縁膜上まだはかかるソルダとのぬれ性に優′れ
た金属膜上に均一膜厚のソルダを堆積させ、接続電極部
の上部に成形した金属膜上にソルダを溶融して集めるこ
とにより、異なる高さのソルダバンプを一括して形成で
きるようにする。
すなわち、本発明は、絶縁膜上に金属膜を配置シ、ソの
金属膜に対してソルダバンプを形成するにあたって、前
記金属膜をソルダとのぬれ性のよい材料で形成し、前記
絶縁膜を前記ソルダとぬれない材料で形成し、接続部品
に応じて、前記金属膜の面積と前記ソルダの堆積面積と
を定めて、前記ソルダを前記金属膜上に均一膜厚で付着
させ、そのソルダをフラックス存在下で溶融し、その溶
融したソルダを前記金属膜上に集中させることにより、
異なる高さのソルダバンプを同時に形成することを特徴
とする。
金属膜に対してソルダバンプを形成するにあたって、前
記金属膜をソルダとのぬれ性のよい材料で形成し、前記
絶縁膜を前記ソルダとぬれない材料で形成し、接続部品
に応じて、前記金属膜の面積と前記ソルダの堆積面積と
を定めて、前記ソルダを前記金属膜上に均一膜厚で付着
させ、そのソルダをフラックス存在下で溶融し、その溶
融したソルダを前記金属膜上に集中させることにより、
異なる高さのソルダバンプを同時に形成することを特徴
とする。
以下に図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示し、これは、ソルダバン
プを真空蒸着法により形成した直後の状態を示している
配線基板の断面図である。
プを真空蒸着法により形成した直後の状態を示している
配線基板の断面図である。
ここで、１は例えば厚さ３００μｍのＳｉウェハより成
る配線基板、２は例えば厚さ３０００ ＡのＮｂから成
る接続電極パッド、３は例えば厚さ２μｍのＳｉＯから
成る絶縁膜、４は例えば厚さ２０００λのＰｄとＡｕと
から成る金属膜、５は例えば厚さ１５μｍのＩｎ −４
８重量％Ｓｎから成る融点１１７℃のソルダである。
る配線基板、２は例えば厚さ３０００ ＡのＮｂから成
る接続電極パッド、３は例えば厚さ２μｍのＳｉＯから
成る絶縁膜、４は例えば厚さ２０００λのＰｄとＡｕと
から成る金属膜、５は例えば厚さ１５μｍのＩｎ −４
８重量％Ｓｎから成る融点１１７℃のソルダである。
第１図の例では、簡単化のために、接続電極パッド２と
接続される配線は省略している。
接続される配線は省略している。
本実施例では、ソルダ５にぬれない絶縁膜３としてＳｉ
Ｏを用い、このソルダとぬれ性のよい金属膜４としてＰ
ｄを１０００人、Ａｕを１０００人の順に積層蒸着して
形成した金属膜を用いた。接続電極パッド２、絶縁膜３
および金属膜４のパターンは通常のホトリソグラフ法に
より形成した。また、ソルダ５はＭＯ製のメタルマスク
を用いて真空蒸着法により、金属膜４および絶縁膜３の
上部に形成した。
Ｏを用い、このソルダとぬれ性のよい金属膜４としてＰ
ｄを１０００人、Ａｕを１０００人の順に積層蒸着して
形成した金属膜を用いた。接続電極パッド２、絶縁膜３
および金属膜４のパターンは通常のホトリソグラフ法に
より形成した。また、ソルダ５はＭＯ製のメタルマスク
を用いて真空蒸着法により、金属膜４および絶縁膜３の
上部に形成した。
その際に、接続すべき部品に応じてソルダバンプの高さ
を調整するために、本発明では、メタル（５） マスクの孔の面積を調整して、例えば、第１図において
は、左側のマイクロピン接続部では金属膜４の面積とソ
ルダ５の堆積面積との面積比を２：１に定め、右側のフ
イレ部の接続部では金属膜４とソルダ５の堆積面積との
面積比を１＝４に定めた０ 次いで、第１図に示したソルダバンプ部分に、酒石酸８
％およびジメチルアミン塩酸塩２％を主成分とする水溶
性フラックスを塗布してから１４０℃で３分間にわたっ
て加熱することによシ、当該ソルダ５を溶融させ、その
溶融したソルダの表面張力によって、第２図に示すよう
に、金属膜４の上にのみソルダを集中させる。すなわち
、第１図の左側のマイクロピン接続部では、金属膜４の
一部分に堆積されていたソルダは溶融して金属膜４の全
面に拡散し、他方、第１図の右側のフイレ部の接続部で
は、絶縁膜３上のソルダは溶融した後は金属膜４上に集
中してしまう。
を調整するために、本発明では、メタル（５） マスクの孔の面積を調整して、例えば、第１図において
は、左側のマイクロピン接続部では金属膜４の面積とソ
ルダ５の堆積面積との面積比を２：１に定め、右側のフ
イレ部の接続部では金属膜４とソルダ５の堆積面積との
面積比を１＝４に定めた０ 次いで、第１図に示したソルダバンプ部分に、酒石酸８
％およびジメチルアミン塩酸塩２％を主成分とする水溶
性フラックスを塗布してから１４０℃で３分間にわたっ
て加熱することによシ、当該ソルダ５を溶融させ、その
溶融したソルダの表面張力によって、第２図に示すよう
に、金属膜４の上にのみソルダを集中させる。すなわち
、第１図の左側のマイクロピン接続部では、金属膜４の
一部分に堆積されていたソルダは溶融して金属膜４の全
面に拡散し、他方、第１図の右側のフイレ部の接続部で
は、絶縁膜３上のソルダは溶融した後は金属膜４上に集
中してしまう。
それによ）得られるソルダバンプの高さは、金属膜４の
面積とソルダ５の堆積面積との面積比を（６） あらかじめ調整しておくことにより所望の高さに定める
ことができる。第２図の場合には、右側のソルダバンプ
の高さは、左側のソルダバンプに比べて約２倍の高さに
した。
面積とソルダ５の堆積面積との面積比を（６） あらかじめ調整しておくことにより所望の高さに定める
ことができる。第２図の場合には、右側のソルダバンプ
の高さは、左側のソルダバンプに比べて約２倍の高さに
した。
本発明の具体例としては、上述の文献に記載のあるフッ
ト部分（ソルダバンプの高さ２０μｍ）とマイクロピン
接続部分（ソルダバンプの高さ１０μｍ）のソルダバン
プを一括して形成することができた。
ト部分（ソルダバンプの高さ２０μｍ）とマイクロピン
接続部分（ソルダバンプの高さ１０μｍ）のソルダバン
プを一括して形成することができた。
なお、上述したようにフラックスを塗布しないで、単に
ソルダを前述の条件で溶融させた場合には、第１図の右
側のソルダバンプは第２図の右側に示すような形状にな
らず、従って、適当なフラックス中に浸漬または塗布す
ることが肝要である。
ソルダを前述の条件で溶融させた場合には、第１図の右
側のソルダバンプは第２図の右側に示すような形状にな
らず、従って、適当なフラックス中に浸漬または塗布す
ることが肝要である。
また、絶縁膜３および金属膜４は上述した実施例に限ら
れるものではなく、例えばＳｎ −Ｐｂ系のソルダの場
合には絶縁膜３として公知のＳｉＯ２または５１ａＮ４
、金属膜４として公知のＯｒ ／ Ｏｕ／Ａｕまたは
Ｔｉ ／ Ｐｔ ／ Ａｕ等の多層膜を用い、フラック
スとしては公知のロジン系フラックスまたはアミン系フ
ラックスを用いるのが有効であった。
れるものではなく、例えばＳｎ −Ｐｂ系のソルダの場
合には絶縁膜３として公知のＳｉＯ２または５１ａＮ４
、金属膜４として公知のＯｒ ／ Ｏｕ／Ａｕまたは
Ｔｉ ／ Ｐｔ ／ Ａｕ等の多層膜を用い、フラック
スとしては公知のロジン系フラックスまたはアミン系フ
ラックスを用いるのが有効であった。
以上説明したように、従来は、同一基板上に異なる高さ
のソルダバンプを形成するにあたっては、マスクの交換
とソルダの堆積操作を複数回必要としていたが、本発明
のソルダバンプの一括形成法によれば、一度に高さの異
なるソルダバンプの形成を行なうことができ、工程の削
減による経済化と高能率化に寄与できる。
のソルダバンプを形成するにあたっては、マスクの交換
とソルダの堆積操作を複数回必要としていたが、本発明
のソルダバンプの一括形成法によれば、一度に高さの異
なるソルダバンプの形成を行なうことができ、工程の削
減による経済化と高能率化に寄与できる。
さらにまた、本発明の方法によれば、一様な高さのソル
ダバンプを形成する場合にも有効であり、例えハＳｉデ
バイスチップのフリップチップボンディング用のソルダ
バンブ形成に適用した場合、通常はソルダを６０μｍは
どの厚さで接続電極部に■ 堆積すべきところを、その２以下の２５μｍの堆積でも
、ソルダ溶融後には６０μｍ高さのソルダバンプが得ら
れ、ソルダの蒸着時間を著しく短縮できた。
ダバンプを形成する場合にも有効であり、例えハＳｉデ
バイスチップのフリップチップボンディング用のソルダ
バンブ形成に適用した場合、通常はソルダを６０μｍは
どの厚さで接続電極部に■ 堆積すべきところを、その２以下の２５μｍの堆積でも
、ソルダ溶融後には６０μｍ高さのソルダバンプが得ら
れ、ソルダの蒸着時間を著しく短縮できた。
第１図は本発明の一実施例におけるソルダ蒸着直後のソ
ルダバンプ近傍の配線基板の断面図、第２図は同一場所
のソルダ溶融後の配線基板の断面図である。 １・・・配線基板、 ２・・・接続電極パッド、 ３・・・ソルダにぬれない絶縁膜、 ４・・・ソルダにぬれやすい金属膜、 ５・・・ソルダ〇 特許出願人 日本電信電話公社 （９） 第１図 第２図 、ぐ
ルダバンプ近傍の配線基板の断面図、第２図は同一場所
のソルダ溶融後の配線基板の断面図である。 １・・・配線基板、 ２・・・接続電極パッド、 ３・・・ソルダにぬれない絶縁膜、 ４・・・ソルダにぬれやすい金属膜、 ５・・・ソルダ〇 特許出願人 日本電信電話公社 （９） 第１図 第２図 、ぐ
Claims (1)
- 【特許請求の範囲】 絶縁膜上に金属膜を配置し、その金属膜に対してソルダ
バンプを形成するにあたって、前記金属膜をソルダとの
ぬれ性のよい材料で形成し、前記絶縁膜を前記ソルダと
ぬれない材料で形成し、接続部品に応じて、前記金属膜
の面積と前記ソルダの堆積面積とを定めて、前記ソルダ
を前記金属膜上に均一膜厚で付着させ、そのソルダをフ
ラックス存在下で溶融し、その溶融したソルダを前記金
属膜上に集中させることにより、異なる高さのソルダバ
ンプを同時に形成することを特徴とするソルダバンプの
一括形成方法。 （以下余白）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034395A JPS60180146A (ja) | 1984-02-27 | 1984-02-27 | ソルダバンプの一括形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034395A JPS60180146A (ja) | 1984-02-27 | 1984-02-27 | ソルダバンプの一括形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60180146A true JPS60180146A (ja) | 1985-09-13 |
Family
ID=12412988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59034395A Pending JPS60180146A (ja) | 1984-02-27 | 1984-02-27 | ソルダバンプの一括形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180146A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4950623A (en) * | 1988-08-02 | 1990-08-21 | Microelectronics Center Of North Carolina | Method of building solder bumps |
| US5289631A (en) * | 1992-03-04 | 1994-03-01 | Mcnc | Method for testing, burn-in, and/or programming of integrated circuit chips |
| US5767010A (en) * | 1995-03-20 | 1998-06-16 | Mcnc | Solder bump fabrication methods and structure including a titanium barrier layer |
-
1984
- 1984-02-27 JP JP59034395A patent/JPS60180146A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4950623A (en) * | 1988-08-02 | 1990-08-21 | Microelectronics Center Of North Carolina | Method of building solder bumps |
| US5289631A (en) * | 1992-03-04 | 1994-03-01 | Mcnc | Method for testing, burn-in, and/or programming of integrated circuit chips |
| US5374893A (en) * | 1992-03-04 | 1994-12-20 | Mcnc | Apparatus for testing, burn-in, and/or programming of integrated circuit chips, and for placing solder bumps thereon |
| US5381946A (en) * | 1992-03-04 | 1995-01-17 | Mcnc | Method of forming differing volume solder bumps |
| US5767010A (en) * | 1995-03-20 | 1998-06-16 | Mcnc | Solder bump fabrication methods and structure including a titanium barrier layer |
| US6222279B1 (en) | 1995-03-20 | 2001-04-24 | Mcnc | Solder bump fabrication methods and structures including a titanium barrier layer |
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