JPS60181922A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、複数の処理段が縦続された情報処理装置に関
し、特に処理段における処理の入出力状態を監視して多
重処理率を向上させるように制御する手段をそなえた情
報処理装置に関する。

〔技術の背景〕

ベクトル処理装置のように、複数の情報処理部が縦続さ
れた情報処理装置では、複数の命令の処理が連続的に順
次の情報処理部へ流され、多重処理が行なわれるように
なっている。

従来は、ある段の情報処理部から次段の情報処理部（た
とえばバッファ）へ命令の処理に必要な情報の引渡しを
行なうためには、次段の情報処理部が先の命令の処理を
終了し、空き状態になっていることが必要とされた。し
たがって、次段が処理中であれば、それが終了するまで
前段は情報の引渡しができず、引渡しが完了するまでは
次の処理も開始できないことになり、全体の処理速度の
低下をまねいていた。

〔発明の目的および構成〕

本発明の目的は、縦続された複数段の情報処理部におい
て、次段の情報処理部が空き状態になることを条件とせ
ずに前段の情報処理部が次の処理を開始できるようにし
て、全体の処理を向上させることにある。

そのため本発明は、相続く情報処理部の間に情報蓄積部
を設け、そして命令の処理情報が情報蓄積部において順
次書き込み中ｒｒ　、　ｓ書き込み済″、＃読み出し中
″の状態変化をとることに着目して、連続する各命令ご
とに上記各状態のいずれにあるかを監視し、先行する命
令の情ｆ１５が″書き込み済“あるいは″読み出し中″
となったとき、次の命令の書込みを開始可能のように制
御する手段を設けるものであって、その構成は、複数の
情報処理部が縦続結合されて多重処理される情報処理装
置において、ある情報処理部と次段の情報処理部との間
に、該次段の情報処理部における処理に必要な制御情報
を蓄積するそれぞれ１つないし複数個の第１および第２
の制御情報蓄積部を設け、該第１の制御情報蓄積部の少
なくとも１つはある情報処理部の処理が終わるごとに処
理された処理量を蓄積し、第２の制御情報蓄積部のいず
れかはある情報処理部で一連の処理が終了した段階にお
いて上記第１の制御情報蓄積部の情報を保持するように
し、第２の制御情報蓄積部のうち少なくとも１つが有効
な情報をもっている場合には次段の情報処理部に対して
、処理開始指示を与え、第２の制御情報蓄積部の情報が
全て無効である場合には第１の情報処理部が蓄積された
ことを認識することによって次段の情報処理部に対して
処理開始指示を与えるようにしたことを特徴とするもの
である。

〔発明の原理〕

第１図は本発明の原理説明図である。同図（イ）は命令
の処理情報の状態シーケンスであり、■書込み中−■書
込み済→■続出し中のように番号付けされる。同図（ハ
）は命令Ａ、命令Ｂ、命令Ｃが連続的に、あるバッファ
機能をもつ情報処理部へ与えられたときの、１例の制御
タイミングを示す。

ここで命令Ｂは、先行する命令の処理情報が■の書込み
済となったときに自処理情報の書込みを可能にされて■
の書込み中となり、命令Ｃは、命令への処理情報が■の
続出し中となりかつ命令Ｂの処理情報が■の書込み済と
なっていることを条件として自処理情報の書込みを可能
にされて■の書込み中となる。

一般的に、情報処理部が先行する１個乃至複数個の命令
の処理を完了する前にこれら先行命令の処理状態を個々
に判別することによって、次に続く１個乃至複数個の命
令を実行することができる。

実行できる命令の個数は、情報処理部内のバッファの容
量や書込み速度、読出し速度、各命令の処理情報の長さ
などに依存する。

第２図の（（）　、（ｏ）　、（ハ）は情報蓄積部を介
して転送される処理情報の１例を概念的にしめしたもの
である。本例は処理部ｔａｂが比較的短く、処理情報Ｃ
は比較的長い場合のものである。Ｗは書込み端子、Ｒは
読出し端子、ａ、ｂ、ｃはそれぞれ命令Ａ、Ｂ、Ｃの処
理情報、■、■、■は第１図（イ）に示す状態である。

第２図の（イ）では処理情報ａは■の続出し中で、処理
部＠ｂは■の書込み済、処理情報Ｃは■の書込み中であ
る。所定の時間後、同図（Ｉ＋）に示すように処理情報
ａの読出しは完了し、読いて処理情報すが読出され、■
の続出し中となる。このとき処理情報Ｃはなお■の書込
み中である。その後同図（ハ）で示すように、処理情報
すば続出し完了し、処理部ｖ１１ｃの読出しが開始され
る。このとき処理情報Ｃは■の書込み中であるが、読い
て■の書込み済となる。

以上の例から、ある命令の処理情報が情報蓄積部へ書込
み可能であるためには、少なくとも、直前の命令の処理
情報が書込み済となっていること、さらに情報蓄積部内
にすでに処理情報が存在している場合、それが読出し中
であればよいことがわかる。

このような命令の各処理状態を識別するために、命令ご
とに書込んだデータ量（たとえばエレメント数）と読出
したデータ量とをそれぞれ監視し、総データ量との差（
処理情報の長さとの差）の有無を調べる手段が設けられ
、その結果に基づいて次命令の実行の可否が決定される
。

〔発明の実施例〕

次に、本発明の詳細を実施例にしたがって説明する。第
３図は、本発明の１実施例であるベクトル処理装置の全
体構成図である。図中、１は主記憶装置（ＭＳＵと表わ
す）、２は記憶制御装置（ＭＣＵと表わす）、３はアク
セスパイプライン、４はベクトルレジスタ（ＶＲと表わ
す）、５は加算器、６は乗算器、７は除算器、８は命令
制御部、９はＭＣＵへのＲＥＱ信号、１０はデータに付
加される制御情報、１１はロードあるいはストアデータ
を示す。

第４図は、第３図に示されたアクセスパイプライン３を
中心とする要部構成図である。図中、４−〇乃至４−３
はそれぞれ４ｎ＋０乃至４ｎ＋３のエレメント番号をも
つＶＲ，１２はアライン処理部、１３はアライン処理制
御部、１４は本発明に基づいて設けられたアライン済情
報蓄積部、１５はＶＲ書込み処理部を示す。

アライン処理部１２およびＶＲ書込み処理部１５は本発
明の対象となる２つの情報処理部に相当し、アライン済
情報蓄積部１４が情報蓄積部に相当する。

ベクトルデータは４エレメント分を同時並列に転送され
、そのためバス、アライン処理部１２、アライン済情報
蓄積部１４、ＶＲ書込み処理部１５、ＶＲ４は、それぞ
れ４系列構成となっている。

第３図および第４図に示された装置の動作の概要は次の
通りである。

アクセスパイプライン３では、命令制御部８で命令の起
動がおこなわれると、供給されたアクセスパイプライン
３への５ＴＡＲＴ　（スタート）、ＯＰＣ（オペレ゛−
ジョンコード）、ｖＬ（ベクトルレングス）、アドレス
などの命令制御部８からの信号に基づいて、ＭＳＵｌの
先頭アドレス＋ｎＸエレメント間距離＝ＲＱのアドレス
を生成し、ＶＬ分だけＲＱの発信が行なわれる。

ＭＣＵ２では、アクセスパイプライン３からのＲＱ、Ｏ
ＰＣ，アドレスに基づき、ロード命令の場合にはＭＳＵ
の指定されたアドレスの読出しが行なわれる。読出され
たベクトルデータは、ＭＣＵ２を経由して、アクセスパ
イプライン３に入力される。

アクセスパイプライン３では、ベクトルレジスタＶＲ４
（４−０乃至４−３）がエレメント順に構成されるよう
にしているため、アライン処理部１２により、ＭＣＵ２
とのインタフェースをもつ要求アドレスに対応する。４
エレメント分のバスを、゛ベクトルデータがエレメント
順になるように組みかえる変換が行なわれる。

アライン処理されたベクトルデータは、一旦アライン済
情報蓄積部１４中の書込みアドレスが示している位置に
書込まれる。

ベクトルレジスタＶＲ４（４−０乃至４−３）がたとえ
ばインタリーブされていれば（図示の例では８バンクに
インタリーブ）、ベクトルレジスタＶＲ４に対しアクセ
ス可能になるまでアライン済情報蓄積部１４に入ってい
るベクトルデータが読出されないため、その間も他のベ
クトルデータを書込めるようにアライン済情報蓄積部１
４は、多段のバッファ構成とする。

ベクトルレジスタＶＲ４に対して、アクセス可能である
ことがわかれば、アライン済情報蓄積部１４より読み出
して、ＶＲ書込処理部１５を経由してベクトルレジスタ
ＶＲ４に書込む。

次に、アライン済情報蓄積部１４に対するベクトルデー
タの書込み及び読出し制御機構について説明する。第５
図はその概要図であり、４および１２乃至１５の要素は
第４図に示されているものと同じである。また１６はア
ライン済制御情報蓄積部、１７は書込みアドレス保持部
、１８はＶＲ書込み制御部である。

アライン処理部１２とＶＲ書込み処理部１５との間にア
ライン済情報蓄積部１４が設けられているのに対応し“
Ｃ、アライン処理制御部１３とＶＲ書込み制御部１８と
の間に、アライン済制御情報蓄積部１６および書込みア
ドレス保持部１７が設げられている。アライン済情報蓄
積部１４におけるデータバス回路には、第６図により後
述されるようにカウンタ機能をもつ書込みアドレスレジ
スタと続出しアドレスレジスタが設けられ、制御部のほ
うからセントあるいはカウントアツプされるようになっ
ている。

また、アライン済制御情報蓄積部１６と書込みアドレス
保持部１７は、それぞれ第７図および第８図により後述
されるように、書込み中と書込み済を区別して制御でき
るように構成され、籠準な制御信号のみで処理部を動作
させることができる。

アライン処理制御［部１３は、ＭＣＵより与えられたア
ラインに必要な制御信号から、アライン処理に必要なア
ライン制御信号をつくる。またアライン処イごとにアラ
イン処理済制御情報を出力する。　アライン処理部１２
は、アライン処理制御部１３からの信号とロードデータ
命令によりアラインを行なう。

アライン済制御情報蓄積部１６は、アライン処理済制御
情報からアライン処理されたデータの個数を知ることが
でき、書込みアドレス保持部１７がアライン済情報蓄積
部１４に対して書込みアドレスを設定することにより、
アラインされたデータを保持させ、また読出しアドレス
を与えることによりＶＲ書込み処理部１５にデータを転
送させる。

アライン済情報蓄積部１４ば、書込みアドレス、読出し
アドレスだけで、アラインされたデータをアクセスする
。

アライン済制御情報蓄積部１６の情報から読出し可能な
データが存在することを知ると、ＶＲの書込みタイミン
グにあわせて読出し制御を行ない、その読出し制御信号
によってＶＲの書込み制御信号を作成する。

ＶＲ書込み処理部１５は、アライン済情報蓄積部１４か
らの読出しデータとＶＲ書込み制御信号とによりＶＲに
ベクトルデータを書込む。

第６図は、第５図におりる−７ライン済１１１報蓄積部
１４の詳細構成図である。図中、１４１−０乃至１４１
３はアラインレジスタスタック（ＡＲ３と表わず）、１
４２−０乃至１４２−３はカウンタとして機能する書込
みアドレスレジスタ、１４３−０乃至１４３−３も同様
にカウンタとして機能する続出しアドレスレジスタを示
す。

書込みアドレスレジスタ１４２−０乃至１４２−３およ
び読出しアドレスレジスタ１４３−０乃至１４３−３に
は、それぞれ命令単位ごとに書込みアドレスと読出しア
ドレスとが初期設定され、以後書込みアドレスレジスタ
の内容はアライン処理ごとに個々に＋１だけカウントア
ツプされ、他方読出しアドレスレジスタは読出しが行な
われるたびに＋１ずつカウントアツプされる。これによ
り、第２図で例示的に説明したような方法で、アライン
処理部１２より入力されたデータがＡＲ３へ書込まれた
後、入力された順序でＶＲ書込み処理部１５へ読出され
る。

第７図は、第５図におけるアライン済制御情報蓄積部１
６の詳細構成図である。図中、１６１は加算器、１６２
は減算器、１６３は書込み中個数レジスタ、ｌ　６４−
０乃至１６４−３はそれぞれ書込み済個数レジスタ、１
６５はセレクタ、１６６は減算器、１６７は読出し個数
レジスタ、１６８はＡＮＤゲート、１６９は禁止ゲート
を示す。

アライン処理部１２でアライン処理が行なわれたとき、
その中のＶＡＬＩＤ（有効）なデータ（エレメント）の
個数がアライン済制御情報蓄積部１６へ通知される。第
６図のＡＲ３１４１−（１至１４１−３へＶＡＬＩＤな
データが書込まれると、その個数が加算器１６１の一方
の入力へ与えられる。加算器１６１の他方の入力へは、
書込み中個数レジスタ１６３にあるこれまでに書込まれ
たＶＡＬＩ’Ｄデータの個数がＡＮＤゲート１６８を介
したループにより与えられる。両者は加算器１６１で加
算され、結果は再び書込み中個数レジスタ１６３へ格納
される。

このように、ＡＲ３へ書込まれたデータの個数は、書込
み中個数レジスタ１６３中に累算される。

ＡＮＤゲート１６Ｂは、ＡＲ３への書込みを開始する際
に信号ＡＲ３ＷＣを一旦オフにして、書込み中個数レジ
スタ１６３からの信号ループを切断し、レジスタ１６２
をクリヤする働きをもつ。

第２図の（ハ）に示された例のように、同一命令のデー
タについて同時的に書込みと読出しが進行する場合には
、読出しが行なわれるたびに書込み中個数レジスタ１６
３の内容を減じなければならない。減算器１６２および
禁止ゲート１６９はその場合に機能化される。ＡＲ３Ｒ
ＤはＡＲ３から続出しが行なわれたときに与えられる信
号であり、ＡＲ３ＥＱは、ＡＲ３が同一命令について書
込みおよび読出しを行なっているときにオフにされる信
号である。したがって、信号ＡＲ３ＥＱがオフの期間に
ＡＲ３ＲＤがオンになるたびに書込み中個数はたとえば
４ずつカウントダウンされる。

１つの命令についてＡＲ３への書込みが全て終了した場
合には、読出し待機となるため、書込み中個数レジスタ
１６３にある書込み中細数値は、ループの終りに書込み
済個数レジスタ１６４−０乃至１６４−３のいずれか１
つに移される。図示の例では書込み済個数レジスタ１６
４−０乃至１６４−３は４個までの命令について、その
書込み済個数を保持することができる。書込み済個数レ
ジスタの選択は、選択すべきレジスタにのみクロック（
図示せず）を印加することによって行われる。

セレクタ１６５は、読出しを実行しようとする命令に対
応する書込み中個数レジスタ１６３あるいは書込み済個
数レジスタ１６４−０乃至１６４−３のいずれか１つを
選択し、減算器１６６へ印加する。ある命令のＡＲ３読
出し処理が終了したとき、まず書込み済個数レジスタ１
６４−０ないし１６４−３のいずれかの内容が有効（未
処理）であるか否かを調べ、有効である場合には、ＶＲ
書込み処理部１５に対して処理開始指示を与える。

他方、各書込み済個数レジスタの内容が全て無効なもの
である（処理済となっている）場合には、次に書込み中
個数レジスタ１６３の内容を調べ、それが有効である場
合にＶＲ書込み処理部１５に対して処理開始指示を与え
る。この結果、実行する命令の書込み済個数情報をもつ
１つのレジスタが選択される。すなわち、ＡＲ３書込み
が済んでいる命令があればそのデータ読出しが優先的に
実行され、それがない場合に書込み実行中の命令のデー
タが読出される。減算器１６６、読出し個数レジスタ１
６７およびセレクタ１６５を通る減算ループは、ＡＲ３
の読出し信号ＡＲ３ＲＤが与えられるたび、すなわち読
出しが行われるたびに、セレクタ１６５の出力をたとえ
ば４ずつカウントダウンする。

第８図は、第５図におけるが１込みアドレス保持部１７
のａイ細構成図である。図中、１７１は加算器、１７２
は書込み開始アドレスレジスタ、１７３−０乃至１７３
−３は読出し開始アドレスレジスタ、１７４はセレクタ
、１７５は読出し開始アドレス出力レジスタ、１７６は
第６図の書込みアトレスレジスフ１６４．−０乃至１６
４−３のカウントアンプを指示する制御レジスタである
。

加算器１７１および書込み開始アドレスレジスタ１７２
は、アライン処理制御部からのアライン処理済制御情報
に基づいて、次のタイミングで発生ずるＡＲ３の書込み
アドレスを認識し、たとえば１つの命令単位の処理が終
了したとき、次の命令の書込み開始アドレスを第６図の
書込みアドレスレジスタ１４２−０乃至１４２−３に与
える。

このアドレスは、同時に読出し開始アドレスレジスタ１
７３−０乃至１７３−３の１つに移され、命令ごとの読
出し開始アドレスとして後で使用されるために保持され
る。

セレクタ１７４は、第６図のセレクタ１６５が書込み済
個数レジスタ１６１１−０乃至１６４−３のいずれか選
択したものからアライン済データ個数を読出ずのと同期
して、読出し開始アドレスレジスタ１７３−０乃至１７
３−３中の対応するものを選択し、その読出し開始アド
レスを出力する。

第９図は、アライン済情報蓄積部１４のデータ転送動作
を一般的に制御するアルゴリズムの１例についての状態
遷移図である。図中、ＷＡＱは書込み済個数レジスタ１
６４−０乃至１６４−３に保持されている命令の個数を
示し、Ｗ−ＡＢは書込み中個数レジスタ１６３において
処理中であることを示し、ＷＡＳおよびＷへＥはそれぞ
れ前段のアライン処理部における命令の５ＴＡＲＴお、
よびＥＮＤを表わす信号であり、ＲＡＥは次段のＶ　Ｒ
書込み処理部１５における処理のＥＮＤを表わす信号で
あり、Ｘ印は逆の信号を意味するものである。

以上の本発明の説明は、ベクトル処理装置を実施例とし
て行われたが、縦続された複数の処理部をもつ一般の処
理装置において本発明は広く適用できるものである。

〔発明の効果〕

本発明によれば、次段の情報処理部が空き状態にならな
くとも前段の情報処理部で次の処理を開始することがで
きる。そのため全体の処理速度が高められ、さらに情報
処理部を簡略化することによって同一機能をもった回路
を複数個設けることにより実現できるため、回路の共通
化設計ができ、コストの低減が可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は情報蓄積部を介
して転送される処理情報の状態例を示す説明図、第３図
は本発明の１実施例であるベクトル処理装置の全体構成
図、第４図は第３図のアクセスパイプラインを中心とす
る要部構成図、第５図はアライン済情報蓄積部に対する
ベクトルデ〜りの書込み・読出し制御機構の概要図、第
６図はアライン済情報蓄積部の詳細構成図、第７図はア
ライン済制御情報蓄積部の詳細構成図、第８図は書込み
アドレス保持部の詳細構成図、第９図はアライン済情報
蓄積部のデータ転送制御の状態遷移図である。 図中、４はベクトルレジスタＶＲ，１２はアライン処理
部、１３はアライン処理制御１１部、１４はアライン済
情報蓄積部、１５はＶＲ書込み処理部、１６はアライン
済制御情報蓄積部、１７は書込みアドレス保持部、１８
はＶＲ書込み制御部を示す。 特許出願人　富士通株式会社 代理人弁理士　長谷用　大府（外１名）第　１　図 （イ） （ロ） 第２図 第　８　図 手続争市正書（審査請求時） 昭和６０年３月１８日 昭和５９年特許願第０３８４１５号 ２、発明の名称 情報処理装置 ３、補正をする者 事件との関係　特許出願人 住所　神奈川県用崎市中原区上小田中１０１５番地氏名
　（５２２）富士通株式会社 代表者山本卓眞 ４、代理人 住所　東京都荒川区西日暮里４丁目１７番１号５、補正
により増加する発明の数　なし６、補正の対象　明細書
の［特許請求の範囲一１゜補正の内容 （１１特許請求の範囲の欄を次のように補正する。 ［複数の情報処理部が縦続結合されて多重処理される情
報処理装置において、ある情報処理ａ１１と次段の情！
［３処理部との間に、該次段の情報列理部におりる処理
に必要な制御情報を蓄積するそれぞれ１つないし複数個
の第１および第２の制御情報蓄積部を設け、該第１の制
御情報蓄積部の少なくとも１つはある情報処理部の処理
力路わるごとに処理された処理量を蓄積し、第２の制御
情報蓄積部のいずれかはある悄叩処理断で一連の処理が
終了した段階において上記第１の制御情報蓄積部の情報
を保持するようにし。 第２の制御情報蓄積部のうち少なくとも１つ力有効な情
報をもっている場合には次段の情報列理部に対して、処
理開始指示を−５え１第２の１１．制御情報蓄積部の情
報が全て無効である場合にＬＳＩ第１の歩１ｕｖｌＮ順
’、　Ｑｊ国」ｉ　慣か蓄積されたことを認識すること
によって次段の情報処理部に火して処理開始指示を−５
えるようにしたことを特徴とする情報処理装置。１ （２）明細書第４頁第１５行「情報処理部」とあるのを
「制御情報蓄積部に情報」と補正する。 以上。

Claims (1)

【特許請求の範囲】
1. 複数の情報処理部が縦続結合されて多重処理される情報
   処理装置において、ある情報処理部と次段の情報処理部
   との間に、該次段の情報処理部におりる処理に必要な制
   御慎重を蓄積するそれぞれ１つないし複数個の第１およ
   び第２の制御情報蓄積部を設け、該第１の制御情報蓄積
   部の少なくとも１つはある情報処理部の処理が終わるご
   とに処理された処理量を蓄積し、第２の制御情報蓄積部
   のいずれかはある情報処理部で一連の処理が終了した段
   階において上記第１の制御情報蓄積部の情報を保持する
   ようにし、第２の制御情報蓄積部のうち少なくとも１つ
   が有効な情報をもっている場合には次段の情報処理部に
   対して、処理開始指示を与え、第２の制御情報蓄積部の
   情報が全て無効である場合には第１の情報処理部が蓄積
   されたことを認識することによって次段の情報処理部に
   対して処理開始指示を与えるようにしたことを特徴とす
   る情報処理装置。