JPS601842A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS601842A JPS601842A JP58109673A JP10967383A JPS601842A JP S601842 A JPS601842 A JP S601842A JP 58109673 A JP58109673 A JP 58109673A JP 10967383 A JP10967383 A JP 10967383A JP S601842 A JPS601842 A JP S601842A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- island
- isolating
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
杢発明はサイリスタ寄生効果を除去する半導体集積回路
に関する。
に関する。
（ロ）従来技術
従来では第１図に示す如（、Ｐ型の半導体基板（１）と
、その上に積層されるＮ型のエピタキシャル層（２）と
、エピタキシャル層（２）を各島領域＋３１＋３１に分
離するＰ 型の分離領域（４）と、第１の島領域（３）
表面に拡散されたＰ 型拡散領域（５）と、第２の島領
域（３）表面に拡散されたＰ型ベース拡散領域（６）と
エミッタ領域又はクロス配線のためのＮ 型のトンネル
領域（７）とを備えた半導体集積回路に於いては、Ｐ
型拡散領域（５）とトンネル領域（月間にサイリスク寄
生効果を発生するおそれがある。
、その上に積層されるＮ型のエピタキシャル層（２）と
、エピタキシャル層（２）を各島領域＋３１＋３１に分
離するＰ 型の分離領域（４）と、第１の島領域（３）
表面に拡散されたＰ 型拡散領域（５）と、第２の島領
域（３）表面に拡散されたＰ型ベース拡散領域（６）と
エミッタ領域又はクロス配線のためのＮ 型のトンネル
領域（７）とを備えた半導体集積回路に於いては、Ｐ
型拡散領域（５）とトンネル領域（月間にサイリスク寄
生効果を発生するおそれがある。
即ちＰ 型拡散領域（５）として高電位にバイアスされ
るラテラル型トランジスタのエミッタあるいはコレクタ
領域またはＰ型拡散抵抗の場合にはビ型拡散領域（５）
、Ｎ型の第１の島領域（３）、Ｐ 型の分離領域（４）
、Ｎ型の第２の島領域（３）、Ｐ型のペース拡散領域（
６）、Ｎ 型のエミッタ領域又はトンネル領域（力でＰ
ＮＰＮＰＮの自己バイアス型の寄生サイリスタを形成し
、寄生サイリスタがターンオンして矢印の如く寄生電流
が流れる。特にペース拡散領域（６）を浮して用いる場
合等に寄生サイリスタが発生し易い。
るラテラル型トランジスタのエミッタあるいはコレクタ
領域またはＰ型拡散抵抗の場合にはビ型拡散領域（５）
、Ｎ型の第１の島領域（３）、Ｐ 型の分離領域（４）
、Ｎ型の第２の島領域（３）、Ｐ型のペース拡散領域（
６）、Ｎ 型のエミッタ領域又はトンネル領域（力でＰ
ＮＰＮＰＮの自己バイアス型の寄生サイリスタを形成し
、寄生サイリスタがターンオンして矢印の如く寄生電流
が流れる。特にペース拡散領域（６）を浮して用いる場
合等に寄生サイリスタが発生し易い。
第２図は寄生サイリスタの等価回路図であり、Ｔｒ、は
Ｐ 型拡散領域（５Ｌ Ｎ型の第１の島領域（３）およ
びＰ 型の分離領域（４）で形成されるＰＮＰ ）ラン
ジスタであり、Ｔｒ２はＮ型の第１の島領域（３）、＋ Ｐ 型の分離領域（４）およびＮ型の第２の島領域（３
）で形成されるＮＰＮトランジスタであり、Ｔｒ、はＰ
型の分離領域（４）、Ｎ型の第２の島領域（３）およ
びＰ型のベース拡散領域（６）で形成されるＰＮＰトラ
ンジスタであり、Ｔｒ４はＮ型の第２の島領域（３）、
ＰＷのベース拡散領域（６）およびＮ 型のエミッタ領
域又はトンネル領域（７）で形成されるＮＰＮトランジ
スタである。
Ｐ 型拡散領域（５Ｌ Ｎ型の第１の島領域（３）およ
びＰ 型の分離領域（４）で形成されるＰＮＰ ）ラン
ジスタであり、Ｔｒ２はＮ型の第１の島領域（３）、＋ Ｐ 型の分離領域（４）およびＮ型の第２の島領域（３
）で形成されるＮＰＮトランジスタであり、Ｔｒ、はＰ
型の分離領域（４）、Ｎ型の第２の島領域（３）およ
びＰ型のベース拡散領域（６）で形成されるＰＮＰトラ
ンジスタであり、Ｔｒ４はＮ型の第２の島領域（３）、
ＰＷのベース拡散領域（６）およびＮ 型のエミッタ領
域又はトンネル領域（７）で形成されるＮＰＮトランジ
スタである。
斯る寄生サイリスタ効果は半導体基板（１）とコンタク
トしている接地端子より先に電源端子をソケットに挿入
したときに発生して基板電位が上がり、接地端子をソケ
ットに挿入しても数１００ｍＡの電流が流れ続ける。
トしている接地端子より先に電源端子をソケットに挿入
したときに発生して基板電位が上がり、接地端子をソケ
ットに挿入しても数１００ｍＡの電流が流れ続ける。
（ハ）発明の目的
本発明は斯点に鑑みてなされ、従来のサイリスク効果を
防止する半導体集積回路を提供することにある。
防止する半導体集積回路を提供することにある。
に）発明の構成
本発明に依る半導体集積回路は第３図の如く、Ｐ型の半
導体基板１υと、その上に積層されたＮ型エピタキシャ
ル層（１２と、エピタキシャル層αりを各島領域Ｑ３ｉ
Ｑ４）にＰＮ分離するＰ 型分離領域０■と、第１の島
領域（２）表面に設けたＰ 型拡散領域Ｑ６）と、第２
の島領域α荀表面に設けたＰ型ベース拡散領域αＤおよ
びＮ 型のエミッタ領域又はトンネル領域θＢと、本発
明の特徴とする第１および第２の島領域（１３１Ｑ４）
間の分離領域ａ！１９に設けた接地電極鱈より構成され
る。
導体基板１υと、その上に積層されたＮ型エピタキシャ
ル層（１２と、エピタキシャル層αりを各島領域Ｑ３ｉ
Ｑ４）にＰＮ分離するＰ 型分離領域０■と、第１の島
領域（２）表面に設けたＰ 型拡散領域Ｑ６）と、第２
の島領域α荀表面に設けたＰ型ベース拡散領域αＤおよ
びＮ 型のエミッタ領域又はトンネル領域θＢと、本発
明の特徴とする第１および第２の島領域（１３１Ｑ４）
間の分離領域ａ！１９に設けた接地電極鱈より構成され
る。
（ホ）実施例
本実施例では第３図の如く、Ｐ型シリコン半導体基板０
υと、その上に成長されるＮ型のシリコンエピタキシャ
ル層Ｑつと、エピタキシャル層（１邊を各島領域０３Ｑ
４）に分離拡散によりＰＮ分離するＰ 型分離領域ａ暖
と、第１の島領域０表面に設けたラテラル型トランジス
タのエミッタあるいはコレクタ領域または拡散抵抗で構
成されるＰ 型の拡散領域（Ｉｅと、第２の島領域α４
表面に設けたＰ型のベース拡散領域ＱηおよびＮ 型の
エミッタ領域又はトンネル領域０８とな備えている。上
記した各領域は所望の不純物の選択拡散によって順次形
成されている。
υと、その上に成長されるＮ型のシリコンエピタキシャ
ル層Ｑつと、エピタキシャル層（１邊を各島領域０３Ｑ
４）に分離拡散によりＰＮ分離するＰ 型分離領域ａ暖
と、第１の島領域０表面に設けたラテラル型トランジス
タのエミッタあるいはコレクタ領域または拡散抵抗で構
成されるＰ 型の拡散領域（Ｉｅと、第２の島領域α４
表面に設けたＰ型のベース拡散領域ＱηおよびＮ 型の
エミッタ領域又はトンネル領域０８とな備えている。上
記した各領域は所望の不純物の選択拡散によって順次形
成されている。
本発明の特徴とする点は接地電極（１’Ｊ（１１にある
。
。
接地電極ｔｔｓａ引ま第１の島領域（１３１および第２
の島領域０勾を夫々はぼ囲む様に分離領域０！１９とオ
ーミック接触して設けられる。接地電極Ｑｌ（１９は他
の所望の電極と同時にアルミニウムの蒸着によって形成
され、延在されて接地電位に接続されている。
の島領域０勾を夫々はぼ囲む様に分離領域０！１９とオ
ーミック接触して設けられる。接地電極Ｑｌ（１９は他
の所望の電極と同時にアルミニウムの蒸着によって形成
され、延在されて接地電位に接続されている。
斯上の構造の等価回路は第４図に示す如＜ 、Ｔ ｒ、
・Ｔｒ、 ・Ｔｒ３ ＠ Ｔｒ、と第２図と同一構成と
なり、Ｔｒ。
・Ｔｒ、 ・Ｔｒ３ ＠ Ｔｒ、と第２図と同一構成と
なり、Ｔｒ。
のコレクタ、Ｔｒ、のペースおよびＴｒ３のエミッタの
電位が接地電極α鐘により接地されている。この結果寄
生サイリスタのゲートにあたる部分が接地されて自己バ
イアスがかからないので、寄生サイリスタを完全に防止
できる。
電位が接地電極α鐘により接地されている。この結果寄
生サイリスタのゲートにあたる部分が接地されて自己バ
イアスがかからないので、寄生サイリスタを完全に防止
できる。
なお接地電極四は第１あるいは第２の島領域ａ３Ｉのい
ずれか一方に設けても良く、また第１あるいは第２の島
領域α３１（１４）を完全に囲む必要はなく第１と第２
の島領域０３ａ力の隣接する部分のみでも良℃１゜ （へ）効果 本発明に依れば寄生サイリスタ効果を接地電極（１９の
みで容易に防止でき、寄生効果の防止のための余分のス
ペースを排除して半導体集積回路の集積度を向上できる
。また接地電極Ｑｌｔま従来からある分離領域（１９上
に形成でき、且つ形成のために何ら新しい製造工程を必
要としないので、現行の半導体集積回路に容易に適用さ
れる。
ずれか一方に設けても良く、また第１あるいは第２の島
領域α３１（１４）を完全に囲む必要はなく第１と第２
の島領域０３ａ力の隣接する部分のみでも良℃１゜ （へ）効果 本発明に依れば寄生サイリスタ効果を接地電極（１９の
みで容易に防止でき、寄生効果の防止のための余分のス
ペースを排除して半導体集積回路の集積度を向上できる
。また接地電極Ｑｌｔま従来からある分離領域（１９上
に形成でき、且つ形成のために何ら新しい製造工程を必
要としないので、現行の半導体集積回路に容易に適用さ
れる。
第１図は従来例を説明する断面図、第２図は従来例の等
価回路図、第３図は本発明を説明する断面図、第４図は
本発明の等価回路図である。 ａυはＰ型半導体基板、 （１２＋はＮ型エピタキシャ
ル層、 （１３！（１４）は島領域、 α９は分離領域
、 （Ｉ６）はＰ＋型拡散領域、 （１７）はＰ型ベー
ス領域、 Ｑ暗ま＋ Ｎ 型拡散領域、 α引ま接地電極である。
価回路図、第３図は本発明を説明する断面図、第４図は
本発明の等価回路図である。 ａυはＰ型半導体基板、 （１２＋はＮ型エピタキシャ
ル層、 （１３！（１４）は島領域、 α９は分離領域
、 （Ｉ６）はＰ＋型拡散領域、 （１７）はＰ型ベー
ス領域、 Ｑ暗ま＋ Ｎ 型拡散領域、 α引ま接地電極である。
Claims (1)
- （１）−導電型の半導体基板と該基板上に設けられた逆
導電型のエピタキシャル層と該エピタキシャル層を複数
の島領域に分離する一導電型の分離領域とを備え、第１
の島領域表面の一導電型の拡散領域と隣接する第２の島
領域表面の一導電型のペース拡散領域内に設けた逆導電
型のエミッタ領域又はトンネル領域との間でサイリスク
寄生効果を生ずる半導体集積回路に於いて、前記第１お
よび第２の島領域間の前記分離領域にオーミック接触し
た接地電極を設けることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109673A JPS601842A (ja) | 1983-06-17 | 1983-06-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109673A JPS601842A (ja) | 1983-06-17 | 1983-06-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS601842A true JPS601842A (ja) | 1985-01-08 |
Family
ID=14516268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58109673A Pending JPS601842A (ja) | 1983-06-17 | 1983-06-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601842A (ja) |
-
1983
- 1983-06-17 JP JP58109673A patent/JPS601842A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3253197A (en) | Transistor having a relatively high inverse alpha | |
| JPS62229967A (ja) | Ｎｐｎトランジスタ−の固有降伏電圧より大きい降伏電圧を有するｎｐｎ等価構造 | |
| JPS601843A (ja) | 半導体集積回路 | |
| JPS6133261B2 (ja) | ||
| JPS59169177A (ja) | 半導体装置 | |
| JPS6058633A (ja) | 半導体集積回路装置 | |
| JPS6327865B2 (ja) | ||
| JPS62104068A (ja) | 半導体集積回路装置 | |
| JPH0110938Y2 (ja) | ||
| JPS61150383A (ja) | 半導体装置 | |
| JPH0558256B2 (ja) | ||
| GB1249812A (en) | Improvements relating to semiconductor devices | |
| JPS6140140B2 (ja) | ||
| JPS634715B2 (ja) | ||
| JPH08227941A (ja) | 複合半導体素子 | |
| JPS6047436A (ja) | 半導体集積回路 | |
| JPS6364058B2 (ja) | ||
| JPS59205754A (ja) | 半導体集積回路 | |
| JPS5914670A (ja) | トランジスタ | |
| JPH0337739B2 (ja) | ||
| JPS6214949B2 (ja) | ||
| GB1252293A (ja) | ||
| JPS6022358A (ja) | 半導体集積回路装置 | |
| JPS61276367A (ja) | 半導体装置の製造方法 | |
| JPS6092674A (ja) | 定電圧ダイオ−ド |