JPS60186053A - 薄膜相補型ｍｏｓ回路 - Google Patents
薄膜相補型ｍｏｓ回路Info
- Publication number
- JPS60186053A JPS60186053A JP59042411A JP4241184A JPS60186053A JP S60186053 A JPS60186053 A JP S60186053A JP 59042411 A JP59042411 A JP 59042411A JP 4241184 A JP4241184 A JP 4241184A JP S60186053 A JPS60186053 A JP S60186053A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- type
- drain
- region
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、薄膜トランジスタ（以下Ｔｌｌ’Ｔと記す。
）で構成する、薄膜相補型ＭＯ８回路（以下薄膜０Ｍ０
８回路と記す。）の共通電極部の構造に関するものであ
る。
８回路と記す。）の共通電極部の構造に関するものであ
る。
従来のシリコンウェハに形成する、Ｎ型ＭＯＳトランジ
スタおよびＰ型ＭＯ８）ランジスタより構成されるＯＭ
ＯＳ回路では、各々のトランジスタを同一ウェハに形成
する際、Ｎ型ウェハ使用の時はＰ型ウェルを、Ｐ型つェ
ハ使用の時はＮ型ウェルを形成した後、ウェハ内のウェ
ル部と１、ウェル゛部以外に、別々にＭＯＥＩ）ランジ
スタを形成し、共通電極領域を、アルミニウム等の導電
体材料で接続してＯＭＯＳ構造とするものであって、こ
の方法では、必ずウェハとは型の異なるウェハが必要と
なり、共通電極領域からの電極の引き出しに２点のコン
タクトを必要とする点、およびトランジスタ間隔縮少の
点で限界が生じ、微細化を進める上で問題があった。
スタおよびＰ型ＭＯ８）ランジスタより構成されるＯＭ
ＯＳ回路では、各々のトランジスタを同一ウェハに形成
する際、Ｎ型ウェハ使用の時はＰ型ウェルを、Ｐ型つェ
ハ使用の時はＮ型ウェルを形成した後、ウェハ内のウェ
ル部と１、ウェル゛部以外に、別々にＭＯＥＩ）ランジ
スタを形成し、共通電極領域を、アルミニウム等の導電
体材料で接続してＯＭＯＳ構造とするものであって、こ
の方法では、必ずウェハとは型の異なるウェハが必要と
なり、共通電極領域からの電極の引き出しに２点のコン
タクトを必要とする点、およびトランジスタ間隔縮少の
点で限界が生じ、微細化を進める上で問題があった。
本発明はこのような問題点を解決するもので、その目的
とするところは、同一半導体に、Ｎ型ＴＦＴおよびＰ型
Ｔ、Ｆ Ｔを形成して薄膜０ＭＯ８＠路を構成すること
により、トランジスタ間隔を減少させ、かつ共通電極を
唯一のコンタクトで取り（！ＭＯＳ回路の微細化をはか
ることにある。
とするところは、同一半導体に、Ｎ型ＴＦＴおよびＰ型
Ｔ、Ｆ Ｔを形成して薄膜０ＭＯ８＠路を構成すること
により、トランジスタ間隔を減少させ、かつ共通電極を
唯一のコンタクトで取り（！ＭＯＳ回路の微細化をはか
ることにある。
Ｎ型薄膜トランジスタおよびＰ製薄膜トランジスタで構
成する薄膜ＣＭ０８回路の共通となる電極部を、同一半
導体に形成し、かつ唯一のコンタクトで電極を形成する
ことを、特徴とする。
成する薄膜ＣＭ０８回路の共通となる電極部を、同一半
導体に形成し、かつ唯一のコンタクトで電極を形成する
ことを、特徴とする。
以下、本発明について、実施例に基づき詳細に説明する
。
。
説明にあたり、回路として基本回路であるインバータを
使用する。第１図が従来のシリコンウェハに作製したイ
ンバータを、第２文がＴＰＴで構成したインバータを示
す。第１図（α）および第２図（α）は、インバータの
上面図を、第１図（ｂ）および第２図（ｂ）は、各々Ａ
Ａ’およびＢＢ′で切断した際の断面図である。
使用する。第１図が従来のシリコンウェハに作製したイ
ンバータを、第２文がＴＰＴで構成したインバータを示
す。第１図（α）および第２図（α）は、インバータの
上面図を、第１図（ｂ）および第２図（ｂ）は、各々Ａ
Ａ’およびＢＢ′で切断した際の断面図である。
第１図と第２図で示す０ＭＯ８回路の構造上ならびに径
製上の相異点は、薄膜０Ｍ０８回路（第２図（ｂ））で
は、ウェル２を形成することなく、１同一半導体層１２
に、Ｎ型Ｔ？ＴおよびＰ型ＴＦＴのソースおよびドレイ
ン領域を形成していること、さらに、Ｎ型トランジスタ
およびＰ型トランジスタ？電極の巾で、共通となる電極
、図中では、ドレイン電極とゲート電極であるが、ドレ
イン電極を、両トランジスタのドレイン領域より、唯一
のコンタクトにより取り出していることである。
製上の相異点は、薄膜０Ｍ０８回路（第２図（ｂ））で
は、ウェル２を形成することなく、１同一半導体層１２
に、Ｎ型Ｔ？ＴおよびＰ型ＴＦＴのソースおよびドレイ
ン領域を形成していること、さらに、Ｎ型トランジスタ
およびＰ型トランジスタ？電極の巾で、共通となる電極
、図中では、ドレイン電極とゲート電極であるが、ドレ
イン電極を、両トランジスタのドレイン領域より、唯一
のコンタクトにより取り出していることである。
続いて薄膜０Ｍ０８回路の製造法について、説明を加え
る。
る。
絶縁基板１１上に半導体層１２を形成し、適当な形状に
エツチングした後ゲート膜を形成する。
エツチングした後ゲート膜を形成する。
次いで、半導体Ｎ形成後の不純物拡散あるいは高導電性
材料によりゲート電極１７を形成し、Ｎ型ＴＦＴおよび
Ｐ型ＴＦＴのソースおよびドレイン領域を不純物イオン
ビームのイオン打ち込み等で形成する。ソースおよびド
レイン領域は、片側のＴＩＦＴを、レジスト等でマスク
をして、Ｎ型ＴＦＴおよびＰ型ＴＦＴで別々に形成する
。第２図すの如くソースおよびドレイン領域は、両トラ
ンジスタ共に同一半導体層に形成し、特にドレイン領域
は、両トランジスタ間で十分近接させ、１３゜１４．１
５のような構造とする。次いで層間絶縁層１８を形成し
た後、導電性材料によりコンタクトをとり、インバータ
を形成する。
材料によりゲート電極１７を形成し、Ｎ型ＴＦＴおよび
Ｐ型ＴＦＴのソースおよびドレイン領域を不純物イオン
ビームのイオン打ち込み等で形成する。ソースおよびド
レイン領域は、片側のＴＩＦＴを、レジスト等でマスク
をして、Ｎ型ＴＦＴおよびＰ型ＴＦＴで別々に形成する
。第２図すの如くソースおよびドレイン領域は、両トラ
ンジスタ共に同一半導体層に形成し、特にドレイン領域
は、両トランジスタ間で十分近接させ、１３゜１４．１
５のような構造とする。次いで層間絶縁層１８を形成し
た後、導電性材料によりコンタクトをとり、インバータ
を形成する。
力Ｕえて、第３図は、作製法は前述のとおりであるが、
共通であるドレイン電極を、イオン打ち込み等で形成し
たドレイン領域の、Ｐ型およびＮ型不純物が混在する重
なり倫域１５より取り出したことを示す図である。
共通であるドレイン電極を、イオン打ち込み等で形成し
たドレイン領域の、Ｐ型およびＮ型不純物が混在する重
なり倫域１５より取り出したことを示す図である。
第４図は、ソース領域およびドレイン領域の形成法を除
いて上述と同様に作製する。ソース領域およびドレイン
領域は、不純物注入の際、まずソース領域およびドレイ
ン領域全面にＮ型不純物またはＰ型不純物を注入し、Ｎ
型不純物注入の際はＮ型ＴＰＴを、Ｐ型不純物注入の際
はＰ型’ｆＦＴを、レジスト等でマスクをして、逆の型
の不純Ｔｈ注入を行ない、Ｎ型ＴＦＴおよびＰ型’Ｉ’
ＦＴのソース領域およびドレイン領域を形成する。
いて上述と同様に作製する。ソース領域およびドレイン
領域は、不純物注入の際、まずソース領域およびドレイ
ン領域全面にＮ型不純物またはＰ型不純物を注入し、Ｎ
型不純物注入の際はＮ型ＴＰＴを、Ｐ型不純物注入の際
はＰ型’ｆＦＴを、レジスト等でマスクをして、逆の型
の不純Ｔｈ注入を行ない、Ｎ型ＴＦＴおよびＰ型’Ｉ’
ＦＴのソース領域およびドレイン領域を形成する。
以上述べてきたように、本発明によれば、薄膜０Ｍ０８
回路のＮ型ＴＦＴおよびＰ型ＴＴ！Ｔにおいて、各々の
ソース領域およびドレイン領域を、同一の半導体薄膜中
に形成することで、トランジスタ間隔の大幅な縮少が可
能となり、薄膜ＣＭＯ８回路自体の微細化および薄膜０
Ｍ０８回路を用いた集積回路の高集積化に多大な効果を
有するものである。
回路のＮ型ＴＦＴおよびＰ型ＴＴ！Ｔにおいて、各々の
ソース領域およびドレイン領域を、同一の半導体薄膜中
に形成することで、トランジスタ間隔の大幅な縮少が可
能となり、薄膜ＣＭＯ８回路自体の微細化および薄膜０
Ｍ０８回路を用いた集積回路の高集積化に多大な効果を
有するものである。
加えて、第３図に示す如く、ソース領域およびドレイン
領域を、多結晶中あるいは非晶質層中に形成するので、
Ｐ型領域とＮ型領域との接触による、キャリアの流れの
制限が、単結晶中に形成する際と比較して、緩和され第
３図のような電極の引き出しにより、コンタクトを十分
に取ることができる。
領域を、多結晶中あるいは非晶質層中に形成するので、
Ｐ型領域とＮ型領域との接触による、キャリアの流れの
制限が、単結晶中に形成する際と比較して、緩和され第
３図のような電極の引き出しにより、コンタクトを十分
に取ることができる。
第４図では、Ｎ型ＴＰＴおよびＰ型ＴＦＴの共通電極領
域の境界部の構造が簡略化されるので、第２図の如く、
共通電極１９の取り出しを、Ｎ型ＴＮＴおよびＰ型Ｔ１
１Ｔに、またがって取り出す場合には、型の異なる不純
物の混在領域がない、ので共通電極部の縮少が可能とな
り、さらに進んだ微細化が可能となる。
域の境界部の構造が簡略化されるので、第２図の如く、
共通電極１９の取り出しを、Ｎ型ＴＮＴおよびＰ型Ｔ１
１Ｔに、またがって取り出す場合には、型の異なる不純
物の混在領域がない、ので共通電極部の縮少が可能とな
り、さらに進んだ微細化が可能となる。
第１図は従来のＣＭＯＳインバータの構造を、第２図は
、薄膜ＣＭＯＳインバータを示す。両図ともに（−）が
上面図、（ｈ）が断面図である。 第５図は、第２図において、ドレイン電極のコンタクト
位置を、ドレインの重なり部より取り出した構造を示す
図である。 第４図は、ドレインおよびソース領域の形成方法が異な
る薄膜ＣＭＯＳインバータの構造を示す１・・・・・・
シリコンウェハ ２・・・・・・ウェル ６・・・・・・ソース（右）およびドレイン（左）領域
４・・・・・・ソース（左）およびドレイン（右）領域
５・・・・・・ゲート膜 ６・・・・・・ゲート電極 ７・・・・・・絶縁膜 ８・・・・・・出力ライン（ドレイン電極）９・・・・
・・電源ライン（ソース電極）１０・・・入力ライン（
ゲート電極） １１・・・絶縁基板 １２・・・半導体層 １３・・・ソース（右）およびドレイン（左）領域１４
・・・ソース（左）およびドレイン（右）領域１５・・
・ドレインの重なり領域 １６・・・ゲート膜 １７・・・ゲート電極 １８・・・絶縁膜 １９・・・出力ライン（ドレイン電極）２０・・・電源
ライン（ソース電極） ２１・・・入力ライン（ゲート電極） 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士−最上 務 第１図 第２図 第４図
、薄膜ＣＭＯＳインバータを示す。両図ともに（−）が
上面図、（ｈ）が断面図である。 第５図は、第２図において、ドレイン電極のコンタクト
位置を、ドレインの重なり部より取り出した構造を示す
図である。 第４図は、ドレインおよびソース領域の形成方法が異な
る薄膜ＣＭＯＳインバータの構造を示す１・・・・・・
シリコンウェハ ２・・・・・・ウェル ６・・・・・・ソース（右）およびドレイン（左）領域
４・・・・・・ソース（左）およびドレイン（右）領域
５・・・・・・ゲート膜 ６・・・・・・ゲート電極 ７・・・・・・絶縁膜 ８・・・・・・出力ライン（ドレイン電極）９・・・・
・・電源ライン（ソース電極）１０・・・入力ライン（
ゲート電極） １１・・・絶縁基板 １２・・・半導体層 １３・・・ソース（右）およびドレイン（左）領域１４
・・・ソース（左）およびドレイン（右）領域１５・・
・ドレインの重なり領域 １６・・・ゲート膜 １７・・・ゲート電極 １８・・・絶縁膜 １９・・・出力ライン（ドレイン電極）２０・・・電源
ライン（ソース電極） ２１・・・入力ライン（ゲート電極） 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士−最上 務 第１図 第２図 第４図
Claims (1)
- Ｎ製薄膜トランジスタおよびＰ型薄膜トランジスタで構
成する薄膜相補型ＭＯ８回路において、前記Ｎ型薄膜ト
ランジスタと前記Ｐ型薄膜トランジスタの共通となるソ
ース領域またはドレイン領域を、同一の半導体薄膜中に
形成し、かつ唯一のコンタクトホールから共通電極を形
成することを、特徴とする薄膜相補型ＭＯ８回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042411A JPS60186053A (ja) | 1984-03-06 | 1984-03-06 | 薄膜相補型ｍｏｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042411A JPS60186053A (ja) | 1984-03-06 | 1984-03-06 | 薄膜相補型ｍｏｓ回路 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6231631A Division JP2562419B2 (ja) | 1994-09-27 | 1994-09-27 | 相補型薄膜トランジスタの製造方法 |
| JP6231630A Division JP2647020B2 (ja) | 1994-09-27 | 1994-09-27 | 相補型薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60186053A true JPS60186053A (ja) | 1985-09-21 |
| JPH0586674B2 JPH0586674B2 (ja) | 1993-12-13 |
Family
ID=12635322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042411A Granted JPS60186053A (ja) | 1984-03-06 | 1984-03-06 | 薄膜相補型ｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186053A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057889A (en) * | 1987-07-06 | 1991-10-15 | Katsuhiko Yamada | Electronic device including thin film transistor |
| JPH04206971A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
| US5341028A (en) * | 1990-10-09 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| JP2001068680A (ja) * | 1999-04-06 | 2001-03-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002299631A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 表示装置及びその製造方法 |
| US6911926B2 (en) | 1997-11-27 | 2005-06-28 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| US7116302B2 (en) | 1991-10-16 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Process of operating active matrix display device having thin film transistors |
| US7168598B2 (en) | 2001-09-04 | 2007-01-30 | L'oreal | Device for dispensing a product |
| US7253440B1 (en) * | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
| JP2010206100A (ja) * | 2009-03-05 | 2010-09-16 | Renesas Electronics Corp | 半導体装置 |
| US7977750B2 (en) | 1999-04-06 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN102263101A (zh) * | 2010-11-03 | 2011-11-30 | 友达光电股份有限公司 | 模拟缓冲电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113177A (en) * | 1976-03-18 | 1977-09-22 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS5721855A (en) * | 1980-07-16 | 1982-02-04 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
| JPS5750463A (en) * | 1980-09-11 | 1982-03-24 | Toshiba Corp | Complementary type mos semiconductor device |
| JPS5771170A (en) * | 1980-10-22 | 1982-05-01 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
-
1984
- 1984-03-06 JP JP59042411A patent/JPS60186053A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113177A (en) * | 1976-03-18 | 1977-09-22 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS5721855A (en) * | 1980-07-16 | 1982-02-04 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
| JPS5750463A (en) * | 1980-09-11 | 1982-03-24 | Toshiba Corp | Complementary type mos semiconductor device |
| JPS5771170A (en) * | 1980-10-22 | 1982-05-01 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057889A (en) * | 1987-07-06 | 1991-10-15 | Katsuhiko Yamada | Electronic device including thin film transistor |
| US5341028A (en) * | 1990-10-09 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US5444282A (en) * | 1990-10-09 | 1995-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| JPH04206971A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| US7253440B1 (en) * | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
| US7116302B2 (en) | 1991-10-16 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Process of operating active matrix display device having thin film transistors |
| US7550790B2 (en) | 1997-11-27 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US6911926B2 (en) | 1997-11-27 | 2005-06-28 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US7184017B2 (en) | 1997-11-27 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| JP2001068680A (ja) * | 1999-04-06 | 2001-03-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US7977750B2 (en) | 1999-04-06 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8541844B2 (en) | 1999-04-06 | 2013-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2002299631A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 表示装置及びその製造方法 |
| US7168598B2 (en) | 2001-09-04 | 2007-01-30 | L'oreal | Device for dispensing a product |
| JP2010206100A (ja) * | 2009-03-05 | 2010-09-16 | Renesas Electronics Corp | 半導体装置 |
| CN102263101A (zh) * | 2010-11-03 | 2011-11-30 | 友达光电股份有限公司 | 模拟缓冲电路 |
| EP2450954A1 (en) * | 2010-11-03 | 2012-05-09 | AU Optronics Corp. | Architecture of analog buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586674B2 (ja) | 1993-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1408180A (en) | Semiconductor device manufacture | |
| JPS60186053A (ja) | 薄膜相補型ｍｏｓ回路 | |
| JPS60134466A (ja) | 半導体装置およびその製造方法 | |
| KR860003658A (ko) | 반도체 기억장치의 제조방법 | |
| JP2845493B2 (ja) | 半導体装置 | |
| JPH04259259A (ja) | 薄膜ｓｏｉ構造のｍｉｓトランジスタ | |
| EP0361121A3 (en) | Semiconductor ic device with improved element isolating scheme | |
| US4151539A (en) | Junction-storage JFET bucket-brigade structure | |
| JP2647020B2 (ja) | 相補型薄膜トランジスタ及びその製造方法 | |
| JPH04164371A (ja) | 半導体集積回路 | |
| JPS6052052A (ja) | 相補型ｍｉｓ半導体装置 | |
| JPS63131565A (ja) | 半導体装置 | |
| JP3096831B2 (ja) | 半導体装置 | |
| JP3161120B2 (ja) | メモリセル | |
| JPS5943828B2 (ja) | Ｍｏｓ形集積回路の製造方法 | |
| JPH0629476A (ja) | 薄膜ｃｍｏｓトランジスタ | |
| JPH07114241B2 (ja) | 半導体装置 | |
| JP2642000B2 (ja) | Ｍｏｓ集積回路装置 | |
| JPH04318964A (ja) | 半導体装置およびその製造方法 | |
| JPH0656878B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JPS61131476A (ja) | 半導体装置 | |
| KR950015010B1 (ko) | 반도체 기억장치의 제조방법 | |
| JPS5864046A (ja) | マスタ−スライス半導体集積回路装置 | |
| JPS6041870B2 (ja) | 相補型ｍｏｓ集積回路装置の製造方法 | |
| JPS5957469A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |