JPS60187057A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60187057A JPS60187057A JP59042610A JP4261084A JPS60187057A JP S60187057 A JPS60187057 A JP S60187057A JP 59042610 A JP59042610 A JP 59042610A JP 4261084 A JP4261084 A JP 4261084A JP S60187057 A JPS60187057 A JP S60187057A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- gallium arsenide
- etching
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置、特にコレクタ電極引出し部を形成
する深い選択的エツチングが良好な制御性をもって実施
できて、再現性良く製造することが可能なヘテロ接合バ
イポーラトランジスタの構造に関する。
する深い選択的エツチングが良好な制御性をもって実施
できて、再現性良く製造することが可能なヘテロ接合バ
イポーラトランジスタの構造に関する。
（ｂ） 技術の背景
マイクロエレクトロニクスは現代産業進展の基盤となり
、また社会生活に大きな影響を与えている。現在このマ
イクロエレクトロニクスの主役はトランジスタから超大
規模集積回路装置に至るシリコン（Ｓｔ）半導体装置で
あって、トランジスタ素子の微細化を推進して特性の向
上と集積度の増大が達成されている。
、また社会生活に大きな影響を与えている。現在このマ
イクロエレクトロニクスの主役はトランジスタから超大
規模集積回路装置に至るシリコン（Ｓｔ）半導体装置で
あって、トランジスタ素子の微細化を推進して特性の向
上と集積度の増大が達成されている。
更にシリコンの物性に基づく限界をこえる動作速度の向
上、消費電力の低減などを実現するために、キャリアの
移動度がシリコンより遥かに大きい砒化ガリウム（Ｇａ
Ａｇ）などの化合物半導体を用いる半導体装置が開発さ
れている。
上、消費電力の低減などを実現するために、キャリアの
移動度がシリコンより遥かに大きい砒化ガリウム（Ｇａ
Ａｇ）などの化合物半導体を用いる半導体装置が開発さ
れている。
化合物半導体を用いるトランジスタとしては、その製造
工程が簡単であるなどの理由によって電界効果トランジ
スタの開発が先行しているが、化合物半導体装置の製造
プロセスの進歩などに伴ってバイポーラトランジスタも
開発が進められている。化合物半導体バイポーラトラン
ジスタでは、化合物半導体のエピタキシャル成長方法と
して分子線エピタキシャル成長方法（以下ＭＢＥと略称
する）或いは有機金属熱分解気相成長方法（以下ＭＯＣ
ＶＤ法と略称する）・が開発されたことによってその実
現が可能となった、ヘテロ接合バイポーラトランジスタ
が特に期待されている。
工程が簡単であるなどの理由によって電界効果トランジ
スタの開発が先行しているが、化合物半導体装置の製造
プロセスの進歩などに伴ってバイポーラトランジスタも
開発が進められている。化合物半導体バイポーラトラン
ジスタでは、化合物半導体のエピタキシャル成長方法と
して分子線エピタキシャル成長方法（以下ＭＢＥと略称
する）或いは有機金属熱分解気相成長方法（以下ＭＯＣ
ＶＤ法と略称する）・が開発されたことによってその実
現が可能となった、ヘテロ接合バイポーラトランジスタ
が特に期待されている。
すなわち同じ素子面積で比較した場合に、バイポーラト
ランジスタは電界効果トランジスタより電流駆動能力が
大きく、特にエミッターベース間にヘテロ接合を設けた
ヘテロ接合バイポーラトランジスタは最も電流駆動能力
が大きい。更に動作速度を決定する主要部分の電流方向
が半導体層に垂直であることは、リソグラフィ法によっ
て寸法が設定される電界効果トランジスタより、その寸
法の短縮が遥かに容易である。
ランジスタは電界効果トランジスタより電流駆動能力が
大きく、特にエミッターベース間にヘテロ接合を設けた
ヘテロ接合バイポーラトランジスタは最も電流駆動能力
が大きい。更に動作速度を決定する主要部分の電流方向
が半導体層に垂直であることは、リソグラフィ法によっ
て寸法が設定される電界効果トランジスタより、その寸
法の短縮が遥かに容易である。
（ｃ） 従来技術と問題点
ヘテロ接合バイポーラトランジスタの従来例を第１図に
示す。
示す。
図において、１は半絶縁性ＧａＡａ基板、２はノンドー
プのＧａＡｓバッファ層、３はｎ＋型ＧａＡｓコンタク
ト層、５はｎ−屋ＧａＡｇコレクタ層、 ６はｐ生型Ｇ
ａＡｓベース層、７はｎＲ砒化アルξニウムガリウム（
ＡｔｃａＡｓ）エミッタ層、８はｎ＋ｆｌｌＧａＡｓコ
ンタクト層、９はｐ＋型ベースコンタクト領域。
プのＧａＡｓバッファ層、３はｎ＋型ＧａＡｓコンタク
ト層、５はｎ−屋ＧａＡｇコレクタ層、 ６はｐ生型Ｇ
ａＡｓベース層、７はｎＲ砒化アルξニウムガリウム（
ＡｔｃａＡｓ）エミッタ層、８はｎ＋ｆｌｌＧａＡｓコ
ンタクト層、９はｐ＋型ベースコンタクト領域。
１０はコレクタ電極、１１はベース電極、１２はエミッ
タ電極である。
タ電極である。
ヘテロ接合バイポーラトランジスタでは少なくともエミ
ッタ領域をベース領域より禁制帯幅が大きい半導体によ
って構成する。
ッタ領域をベース領域より禁制帯幅が大きい半導体によ
って構成する。
前記例においてはベース層６をｐ＋型ＧａＡｓとし、エ
ミツタ層８はこれより禁制帯幅が大きいｎ型ＡｔＧａＡ
ｓによりて構成している。この禁制帯幅の差によって、
エミッタからベースに注入される電子による電流のベー
スからエミッタに注入される正孔による電流に対する比
、すなわち電流注入効率を向上させ、同時にベース領域
等の不純物濃度の選択などの自由度を拡大している。。
ミツタ層８はこれより禁制帯幅が大きいｎ型ＡｔＧａＡ
ｓによりて構成している。この禁制帯幅の差によって、
エミッタからベースに注入される電子による電流のベー
スからエミッタに注入される正孔による電流に対する比
、すなわち電流注入効率を向上させ、同時にベース領域
等の不純物濃度の選択などの自由度を拡大している。。
第１図に示、した従来例において半導体基体の上面方向
にエミッタ電極１２．ベース電極１１及びコレクタ電極
１０を取出しているのはＪＣＬ（ＥｋｎｉｔｔｅｒＣｏ
ｕｐｌｅｄ Ｌｏｇｉｃ ）回路により蓄積時部による
遅れのない高速動作を得るためである。これらの電極を
配設するために、ｐ＋型ベースコンタクト領域７を形成
する選択的エツチング及びアクセプタ不純物導入ならび
にｎ＋型ＧａＡｓコンタクト層３を表出する選択的エツ
チングが必要である。
にエミッタ電極１２．ベース電極１１及びコレクタ電極
１０を取出しているのはＪＣＬ（ＥｋｎｉｔｔｅｒＣｏ
ｕｐｌｅｄ Ｌｏｇｉｃ ）回路により蓄積時部による
遅れのない高速動作を得るためである。これらの電極を
配設するために、ｐ＋型ベースコンタクト領域７を形成
する選択的エツチング及びアクセプタ不純物導入ならび
にｎ＋型ＧａＡｓコンタクト層３を表出する選択的エツ
チングが必要である。
特にコレクタ電極ｌＯを設けるｎ”ｍＧａ、Ａｓコンタ
クト層３を表出する選択的エツチングにおいては、ｎｍ
ＧａＡａコンタクト層９、ｎ ｆｆ１ＡｔＧａＡｓ工ミ
ツタ層８、ｐ＋型ＧａＡ１ベースコンタクト領域７及び
ｎ−型ＧａＡｓコレクタ層５をエツチングすることが必
要であるが、ｎ＋型ＧａＡｌ５層３を充分に残してエツ
チングを終止させる制御はエツチング深さが大きいため
に極めて困難であって、ｎ−型ＧａＡｓコレクタ層５の
残存或いはｎ＋型ＧａＡｓコンタクト層３の過度のエツ
チングによる抵抗値の増大を招き易い。
クト層３を表出する選択的エツチングにおいては、ｎｍ
ＧａＡａコンタクト層９、ｎ ｆｆ１ＡｔＧａＡｓ工ミ
ツタ層８、ｐ＋型ＧａＡ１ベースコンタクト領域７及び
ｎ−型ＧａＡｓコレクタ層５をエツチングすることが必
要であるが、ｎ＋型ＧａＡｌ５層３を充分に残してエツ
チングを終止させる制御はエツチング深さが大きいため
に極めて困難であって、ｎ−型ＧａＡｓコレクタ層５の
残存或いはｎ＋型ＧａＡｓコンタクト層３の過度のエツ
チングによる抵抗値の増大を招き易い。
（ｄ） 発明の目的
本発明はＡｔＧａＡｓ／ＧａＡｓ系へテロ接合バイポー
ラトランジスタについて、先に述べた問題点を解決して
充分な制御性をもってコレクタ′は極形成のためのエツ
チングを実施することができる構造を提供することを目
的とする。
ラトランジスタについて、先に述べた問題点を解決して
充分な制御性をもってコレクタ′は極形成のためのエツ
チングを実施することができる構造を提供することを目
的とする。
（ｅ） 発明の構成
本発明の前記目的は、砒化ガリウム半導体基板上に第１
の導電型の砒化ガリウムコンタクト層を備え、該砒化ガ
リウムコンタクト層上に第１の導電型の砒化アルミニウ
ムガリウム層を介して、第１の導電型の砒化ガリウムコ
レクタ層と、第２の導電型の砒化ガリウムベース層と、
第１の導電型の砒化アルミニウムガリウムエミツタ層と
が設けられて、コレクタ電極が該砒化ガリウムコンタク
ト層に接して設けられてなる半導体装置により達成され
る。
の導電型の砒化ガリウムコンタクト層を備え、該砒化ガ
リウムコンタクト層上に第１の導電型の砒化アルミニウ
ムガリウム層を介して、第１の導電型の砒化ガリウムコ
レクタ層と、第２の導電型の砒化ガリウムベース層と、
第１の導電型の砒化アルミニウムガリウムエミツタ層と
が設けられて、コレクタ電極が該砒化ガリウムコンタク
ト層に接して設けられてなる半導体装置により達成され
る。
（ｆ） 発明の実施例
以下本発明を実施例により図面を参照してその製造方法
とともに説明する。
とともに説明する。
第２図（ａ）乃至（ｅ）は本発明の実施例を示す工程順
断面図である。
断面図である。
第２図（ａ）参照
半絶縁性ＧａＡａ基板２１上にＭＯＣＶＤ法又はＭＢＥ
法によりて下記の各半導体層を順次エピタキシャル成長
する。ただし、下記表中、組成比Ｘが０はＧａＡｓ、０
．３はＡｔｏ、３ Ｇｉｏ、７Ａｓを示し、各数値は１
例を示す。
法によりて下記の各半導体層を順次エピタキシャル成長
する。ただし、下記表中、組成比Ｘが０はＧａＡｓ、０
．３はＡｔｏ、３ Ｇｉｏ、７Ａｓを示し、各数値は１
例を示す。
符号 組成比 不純物濃度 厚さ
Ｘ （甜） ［ｎｍ：）
２８ ０ ｎ−２Ｘ１０” ２００
２７ ０．３ ｎ−ｌＸｌ０” １５０２６ ０ ｐ−
ｌＸｌ０” ５０ ２５ ０ ｎ−ｌＸｌ０” ３００ ２４ ０．３ ｎ−２Ｘ １０” １〜２２３ ０ ｎ
−２Ｘ１０” ２００ ２２ ０ ノンドープ ３００ すなわち、本発明による構造においては前記従来例に比
較して、ｎ＋型）、Ｌｏ、 ａ Ｇａ Ｑ、 ？Ａ１１
層２４が訂型ＧａＡｓコンタクト層２３とｎ−型ＧａＡ
ｓコレクタ層２５との間に設けられており、その厚さは
例えば１乃至２ （ｎｍ）と薄くされている。
ｌＸｌ０” ５０ ２５ ０ ｎ−ｌＸｌ０” ３００ ２４ ０．３ ｎ−２Ｘ １０” １〜２２３ ０ ｎ
−２Ｘ１０” ２００ ２２ ０ ノンドープ ３００ すなわち、本発明による構造においては前記従来例に比
較して、ｎ＋型）、Ｌｏ、 ａ Ｇａ Ｑ、 ？Ａ１１
層２４が訂型ＧａＡｓコンタクト層２３とｎ−型ＧａＡ
ｓコレクタ層２５との間に設けられており、その厚さは
例えば１乃至２ （ｎｍ）と薄くされている。
第２図（ｂ）参照
エミッタ領域を形成する。本実施例をこおいてはｎ＋型
ＧａＡｓ層２８及びｎｆｆ１Ａｔｏ、ａＧａｏ、７Ａｓ
層２７のエミッタ領域以外を除去する選択的エツチング
を、例えば弗酸（ＨＦ）と過酸化水素水（ＨｔＯ鵞）と
水（Ｈｌ Ｏ）との混合液を用いて実施している。
ＧａＡｓ層２８及びｎｆｆ１Ａｔｏ、ａＧａｏ、７Ａｓ
層２７のエミッタ領域以外を除去する選択的エツチング
を、例えば弗酸（ＨＦ）と過酸化水素水（ＨｔＯ鵞）と
水（Ｈｌ Ｏ）との混合液を用いて実施している。
次いで例えばベリリウム（Ｂｅ）を、エネルギー３０
（Ｋｅｙ）程度でドーズ量Ｉ Ｘ １０”ＣＭ）程度に
選択的にイオン注入し、例えば赤外線フラッジ。
（Ｋｅｙ）程度でドーズ量Ｉ Ｘ １０”ＣＭ）程度に
選択的にイオン注入し、例えば赤外線フラッジ。
アニール法によってこれを活性化してｐ＋型ベースコン
タクト領域２９を形成する。
タクト領域２９を形成する。
第２図（ｅ）参照
エミッタ領域及びベースコンタクト領域を被覆するマス
ク３０を設け、二塩化二弗化炭素（ＣＣ４ＦＪをエッチ
ャントとして、リアクティブイオンエツチング法等のド
ライエツチング法によってエツチングを行なう。このＣ
ＣＬ、 Ｆ、をエッチャントとするドライエツチング法
によればＧａＡｓはエツチングされるがＡ九ａＡｓはエ
ツチングされず、 ｐ型ＧａＡｓベース層２６及びｎ型
ＧａＡｓコレクタ層２５がエツチングされｎ ｍＡｔｏ
、３ＧａＯ，７Ａｓ層２４の上面に達してエツチングは
停止する。
ク３０を設け、二塩化二弗化炭素（ＣＣ４ＦＪをエッチ
ャントとして、リアクティブイオンエツチング法等のド
ライエツチング法によってエツチングを行なう。このＣ
ＣＬ、 Ｆ、をエッチャントとするドライエツチング法
によればＧａＡｓはエツチングされるがＡ九ａＡｓはエ
ツチングされず、 ｐ型ＧａＡｓベース層２６及びｎ型
ＧａＡｓコレクタ層２５がエツチングされｎ ｍＡｔｏ
、３ＧａＯ，７Ａｓ層２４の上面に達してエツチングは
停止する。
第２図（ｄ）参照
前記ＨＦ ＨｔＯ＊ Ｈ２０エツチング液などを用いて
ｎ＋型ＡＬＯ，ａＧａ ｏ、 ７Ａｓ層２４を除去する
が、例えばＨＦ Ｈｔ Ｏｔ Ｈｔ Ｏ液はエツチング
速度がＡＣａＡｓについて６０乃至２００［：ｎｍ］／
分程度であって、１秒乃至数秒程度のエツチングでｎ型
Ａｚｏ、ａＧＢＯ，７ＡＢ層２４を除去することができ
る。この層に比較すれば遥かに厚いｎ＋型ＧａＡｓコン
タク）７ｔｊ５２３はこの短時間のエツチングによって
は実際上厚さが変化しない。
ｎ＋型ＡＬＯ，ａＧａ ｏ、 ７Ａｓ層２４を除去する
が、例えばＨＦ Ｈｔ Ｏｔ Ｈｔ Ｏ液はエツチング
速度がＡＣａＡｓについて６０乃至２００［：ｎｍ］／
分程度であって、１秒乃至数秒程度のエツチングでｎ型
Ａｚｏ、ａＧＢＯ，７ＡＢ層２４を除去することができ
る。この層に比較すれば遥かに厚いｎ＋型ＧａＡｓコン
タク）７ｔｊ５２３はこの短時間のエツチングによって
は実際上厚さが変化しない。
第２図（ｓ）参照
素子分離のためにノンドープＧａＡｓ層２２に充分に達
する溝３１を設ける。次いで例えば金・ゲルマニウム／
金（ＡｕＧｅ／Ａｕ）を用いてニレクタエぐ・・／？ 電極３２友♂１電ａ４を配設し、例えば金／亜鉛／金（
Ａｕ／Ｚｎ／Ａｕ ）を用いてベース電極３３を配設す
る。
する溝３１を設ける。次いで例えば金・ゲルマニウム／
金（ＡｕＧｅ／Ａｕ）を用いてニレクタエぐ・・／？ 電極３２友♂１電ａ４を配設し、例えば金／亜鉛／金（
Ａｕ／Ｚｎ／Ａｕ ）を用いてベース電極３３を配設す
る。
以上説明した実施例の製造方法から明らかな如く、本発
明によるコレクタ層とコレクタコンタクト層間のＡｔＧ
ａＡｓＪ−は、これをエツチング停止層とするＧａＡ＠
の選択的エツチングによってエツチング深さの正確な制
御を可能とし、コレクタ電極引出し部分の抵抗値の増大
を防止する。
明によるコレクタ層とコレクタコンタクト層間のＡｔＧ
ａＡｓＪ−は、これをエツチング停止層とするＧａＡ＠
の選択的エツチングによってエツチング深さの正確な制
御を可能とし、コレクタ電極引出し部分の抵抗値の増大
を防止する。
なお前記実施例はｎ−ｐ −ｎ接合であるが、コレクタ
及びエミッタをｐ型、ペースをｎ型とするｐ−ｎ −ｐ
へテロ接合バイポーラトランジスタについても本発明を
同様に適用することができる。
及びエミッタをｐ型、ペースをｎ型とするｐ−ｎ −ｐ
へテロ接合バイポーラトランジスタについても本発明を
同様に適用することができる。
（ｇ） 発明の詳細
な説明した如（本発明の構造によって、ペテロ接合バイ
ポーラトランジスタの深い選択的エツチングを必要とす
るコレクタ電極引出し構造が、良好な制御性をもって正
確に形成されて、これを素子とする集積回路装置等の半
導体装置を再現性良く安定して提供することが可能とな
る。
ポーラトランジスタの深い選択的エツチングを必要とす
るコレクタ電極引出し構造が、良好な制御性をもって正
確に形成されて、これを素子とする集積回路装置等の半
導体装置を再現性良く安定して提供することが可能とな
る。
第１図はへテロ接合バイポーラトランジスタの従来例を
示す断面図、第２図（ａ）乃至（ｅ）は本発明の実施例
を示す工程順断面図である。 図において、２１は半絶縁性ＧａＡ１基板、２２ス層、
２７はｎ型ＡｔＧａＡｓ エミッタ層、２９はｐ＋型ベ
ースコンタクト領域、３０はマスク、３１は溝、３２は
コレクタ電極、３３はベー−１１［、ａ４はエミッタ電
極を示す。 草１１Δ 事２図 （４） 隼２図 第２阿
示す断面図、第２図（ａ）乃至（ｅ）は本発明の実施例
を示す工程順断面図である。 図において、２１は半絶縁性ＧａＡ１基板、２２ス層、
２７はｎ型ＡｔＧａＡｓ エミッタ層、２９はｐ＋型ベ
ースコンタクト領域、３０はマスク、３１は溝、３２は
コレクタ電極、３３はベー−１１［、ａ４はエミッタ電
極を示す。 草１１Δ 事２図 （４） 隼２図 第２阿
Claims (1)
- 砒化ガリウム半導体基板上に第１の導電型の砒化ガリウ
ムコンタクト層を備え、該砒化ガリウムフタ層と、第２
の導電型の砒化ガリウムペース層と、第１の導電型の砒
化アルミニウムガリウムエミツタ層とが設けられて、コ
レクタ電極が該砒化ガリウムコ、ンタクト層に接して設
けられてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042610A JPH0680675B2 (ja) | 1984-03-06 | 1984-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042610A JPH0680675B2 (ja) | 1984-03-06 | 1984-03-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60187057A true JPS60187057A (ja) | 1985-09-24 |
| JPH0680675B2 JPH0680675B2 (ja) | 1994-10-12 |
Family
ID=12640794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042610A Expired - Fee Related JPH0680675B2 (ja) | 1984-03-06 | 1984-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680675B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155762A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | ヘテロ接合半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4943583A (ja) * | 1972-08-30 | 1974-04-24 | ||
| JPS51147985A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Method of manufacturing a semiconductor light emission device |
| JPS57197862A (en) * | 1981-05-29 | 1982-12-04 | Fujitsu Ltd | Active semiconductor device and manufacture thereof |
| JPS589371A (ja) * | 1981-06-26 | 1983-01-19 | トムソン−セ−・エス・エフ | トランジスタ |
-
1984
- 1984-03-06 JP JP59042610A patent/JPH0680675B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4943583A (ja) * | 1972-08-30 | 1974-04-24 | ||
| JPS51147985A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Method of manufacturing a semiconductor light emission device |
| JPS57197862A (en) * | 1981-05-29 | 1982-12-04 | Fujitsu Ltd | Active semiconductor device and manufacture thereof |
| JPS589371A (ja) * | 1981-06-26 | 1983-01-19 | トムソン−セ−・エス・エフ | トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155762A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | ヘテロ接合半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680675B2 (ja) | 1994-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1299982C (en) | Passivation of gallium arsenide electron devices | |
| US4751195A (en) | Method of manufacturing a heterojunction bipolar transistor | |
| JPH04278545A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3262056B2 (ja) | バイポーラトランジスタとその製造方法 | |
| JP2851044B2 (ja) | 半導体装置の製造方法 | |
| JPS60187057A (ja) | 半導体装置 | |
| US5153692A (en) | Semiconductor device | |
| JPS6357949B2 (ja) | ||
| JP2623655B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPS60164358A (ja) | 半導体装置の製造方法 | |
| JPS61276261A (ja) | 高速バイポ−ラトランジスタの製造方法 | |
| JPS61280665A (ja) | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 | |
| JP2841380B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPS6182474A (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| JP2834172B2 (ja) | 電界効果トランジスタ | |
| JP3137666B2 (ja) | 半導体装置及びその製造方法 | |
| JPH03240269A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPS6222488A (ja) | ガリウム砒素シヨツトキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 | |
| JP2002124522A (ja) | バイポーラトランジスタとその製造方法 | |
| JPS60160663A (ja) | 半導体装置 | |
| JPH0373540A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JPS59197176A (ja) | 接合ゲ−ト電界効果トランジスタの製造方法 | |
| JPS60145671A (ja) | 集積型半導体装置 | |
| JP2002134525A (ja) | ヘテロ接合バイポーラトランジスタとその製造方法 | |
| JPH0332219B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |