JPS6018960A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6018960A JPS6018960A JP58126712A JP12671283A JPS6018960A JP S6018960 A JPS6018960 A JP S6018960A JP 58126712 A JP58126712 A JP 58126712A JP 12671283 A JP12671283 A JP 12671283A JP S6018960 A JPS6018960 A JP S6018960A
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- forming
- region
- polycrystalline silicon
- insulating
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置の製造方法に関し、より詳しくは高
周波トランジスタを含む半導体装置のエミッタおよびベ
ース電極取り出し領域を形成する方法に関する。
周波トランジスタを含む半導体装置のエミッタおよびベ
ース電極取り出し領域を形成する方法に関する。
従来の半導体装置の一例の素子断面を第１図に示す。こ
の種の半導体装置の通常の製造方法は先ずｎ型エピタキ
シャル層７中にｐ型ベース領域６を形成し、その後エミ
ッタを形成するためのｎ型不純物を含んだ多結晶シリコ
ン膜層３その上に酸化膜２を形成する。次に多結晶シリ
コンに含捷れているｎ型不純物をベース領域に拡散する
ことにｊｌ）エミッタ領域全形成する。ｐ型ベースコン
タクト領域４を酸化膜１と多結晶シリコン膜３をマスク
にイオン注入などにより形成した後、多結晶シリコン膜
３の側面に酸化膜を形成する。エミッタ電極は多結晶シ
リコン膜３で引出し、ベース電極は、その後配線用に蒸
着するアルミニ汐ム層で引出す。この様な構造ではｎ型
不純物を含んだ多結晶シリコン膜から自己整合的に拡散
してエミッタを形成でき、さらにエミッタ電極と、ベー
ス電極の引出しが互いに絶縁されているため２層配線が
可能である。しかし、多結晶シリコン膜層の比抵抗ハア
ルミニウムに比べて大きく、またアルミニウムとベース
電極とのコンタクトも良好にとれないという欠点があっ
た。
の種の半導体装置の通常の製造方法は先ずｎ型エピタキ
シャル層７中にｐ型ベース領域６を形成し、その後エミ
ッタを形成するためのｎ型不純物を含んだ多結晶シリコ
ン膜層３その上に酸化膜２を形成する。次に多結晶シリ
コンに含捷れているｎ型不純物をベース領域に拡散する
ことにｊｌ）エミッタ領域全形成する。ｐ型ベースコン
タクト領域４を酸化膜１と多結晶シリコン膜３をマスク
にイオン注入などにより形成した後、多結晶シリコン膜
３の側面に酸化膜を形成する。エミッタ電極は多結晶シ
リコン膜３で引出し、ベース電極は、その後配線用に蒸
着するアルミニ汐ム層で引出す。この様な構造ではｎ型
不純物を含んだ多結晶シリコン膜から自己整合的に拡散
してエミッタを形成でき、さらにエミッタ電極と、ベー
ス電極の引出しが互いに絶縁されているため２層配線が
可能である。しかし、多結晶シリコン膜層の比抵抗ハア
ルミニウムに比べて大きく、またアルミニウムとベース
電極とのコンタクトも良好にとれないという欠点があっ
た。
本発明の目的は上記欠点を除去し、エミッタを自己整合
的に形成できる長所を生かしながら、工、ミックの引出
し抵抗を十分に小さくでき、ベース電イ汽のコンタクＨ
−良好にすることが出来る半導体装置の製造方法を提供
することにある。
的に形成できる長所を生かしながら、工、ミックの引出
し抵抗を十分に小さくでき、ベース電イ汽のコンタクＨ
−良好にすることが出来る半導体装置の製造方法を提供
することにある。
本発明の第１の発明の半導体装置の製造方法は、半導体
基板上に設けられた第１導電現半導体層上に酸化膜を設
け、その上に窒化膜を形成する工程と、素子形成領域以
外の前記窒化［１除去し酸化して素子間絶縁酸化膜を形
成する工程と、前記素子間絶縁酸化膜をマスクとして第
２導電型のペース領域を形成する工程と、素子形成領域
のエミッタ形成領域以外の前記酸化膜と窒化膜全選択的
に除去する工程と、前記酸化膜および窒化膜の除去され
た開口部から第２導電型不純物をイオン注入又は熱拡散
して第２導電型のベースコンタクト領域を形成する工程
と、ペース領域上に第１の絶縁膜を被着し、エミッタ形
成部分に開口を形成する工程と、全表面上に第１導電型
不純物を含む多結晶シリコン膜を形成する工程と、該多
結晶シリコン膜内に含まれる不純物を前記開口を介して
ペース領域中に選択的に拡散しエミッタ領域を形成する
工程と、前記多結晶シリコン膜上に第１の金へ膜、さら
にその上に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜、第１の金ハ痕、多稍晶シリコン膜からなる３層
膜ヲ前記門ロ上の部分を残して他を除去する工程と、前
記全表面上に第３の絶Ｐ″Ｐ、）１へ全形成する工程と
、前記第３の絶縁膜を前記３層膜の側面部分を残して除
去する工程と、熱処理をし多結晶シリコン膜と第１の金
属膜の境界に低抵抗層全形成する工程とを含んで構成さ
れる。
基板上に設けられた第１導電現半導体層上に酸化膜を設
け、その上に窒化膜を形成する工程と、素子形成領域以
外の前記窒化［１除去し酸化して素子間絶縁酸化膜を形
成する工程と、前記素子間絶縁酸化膜をマスクとして第
２導電型のペース領域を形成する工程と、素子形成領域
のエミッタ形成領域以外の前記酸化膜と窒化膜全選択的
に除去する工程と、前記酸化膜および窒化膜の除去され
た開口部から第２導電型不純物をイオン注入又は熱拡散
して第２導電型のベースコンタクト領域を形成する工程
と、ペース領域上に第１の絶縁膜を被着し、エミッタ形
成部分に開口を形成する工程と、全表面上に第１導電型
不純物を含む多結晶シリコン膜を形成する工程と、該多
結晶シリコン膜内に含まれる不純物を前記開口を介して
ペース領域中に選択的に拡散しエミッタ領域を形成する
工程と、前記多結晶シリコン膜上に第１の金へ膜、さら
にその上に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜、第１の金ハ痕、多稍晶シリコン膜からなる３層
膜ヲ前記門ロ上の部分を残して他を除去する工程と、前
記全表面上に第３の絶Ｐ″Ｐ、）１へ全形成する工程と
、前記第３の絶縁膜を前記３層膜の側面部分を残して除
去する工程と、熱処理をし多結晶シリコン膜と第１の金
属膜の境界に低抵抗層全形成する工程とを含んで構成さ
れる。
本発明の第２の発明の半導体装吟の製造方法は、半導体
基板上に設けられた第１導電型半導体層上に酸化膜を設
けその上に窒化膜を形成する工程と、素子形成領域以外
の前記窒化膜を除去し酸化して素子間絶縁酸化膜を形成
する工程と、前記素子間絶縁酸化膜をマスクとして第２
導電型のベース領域全形成する工程と、素子形成領域の
エミッタ形成領域以外の前記酸化膜と窒化膜を選択的に
除去する工程と、前記酸化膜および窒化膜の除去された
開口部から第２導電型不純物をイオン注入又は熱拡散し
て第２導電型のベースコンタクト領域を形成する工程と
、ペース領域上に第１の絶縁膜を被着しエミッタ形成部
分に開口を形成する工程と、全表面上に第１導電型不純
物を含む多結晶シリコン膜を形成する工程と、該多結晶
シリコン膜内に含まれる不純物を前記開口を介してペー
ス領域中に選択的に拡散しエミッタ領域を形成する工程
と、前記多結晶シリコン膜上に第１の金属膜、さらにそ
の上に第２の絶縁膜を形成する工程と、前記第２の絶縁
膜、第１の金属膜、多結晶シリコン膜からなる３層膜を
前記開口上の部分を残して他を除去する工程と、前記全
表面上に第３の絶縁ｉｋ影形成る工程と、前記第３の絶
縁膜を前記３層膜の側面部分を残して除去する工程と、
第２の金属膜をペース電極形成領域を含む表面に形成す
る工程と、熱処理を施し第１金屈膜と多結晶シリコン膜
及び第２金属膜とベースコンタクト領域の境界に低抵抗
層を形成する工程とを含んで構成される。
基板上に設けられた第１導電型半導体層上に酸化膜を設
けその上に窒化膜を形成する工程と、素子形成領域以外
の前記窒化膜を除去し酸化して素子間絶縁酸化膜を形成
する工程と、前記素子間絶縁酸化膜をマスクとして第２
導電型のベース領域全形成する工程と、素子形成領域の
エミッタ形成領域以外の前記酸化膜と窒化膜を選択的に
除去する工程と、前記酸化膜および窒化膜の除去された
開口部から第２導電型不純物をイオン注入又は熱拡散し
て第２導電型のベースコンタクト領域を形成する工程と
、ペース領域上に第１の絶縁膜を被着しエミッタ形成部
分に開口を形成する工程と、全表面上に第１導電型不純
物を含む多結晶シリコン膜を形成する工程と、該多結晶
シリコン膜内に含まれる不純物を前記開口を介してペー
ス領域中に選択的に拡散しエミッタ領域を形成する工程
と、前記多結晶シリコン膜上に第１の金属膜、さらにそ
の上に第２の絶縁膜を形成する工程と、前記第２の絶縁
膜、第１の金属膜、多結晶シリコン膜からなる３層膜を
前記開口上の部分を残して他を除去する工程と、前記全
表面上に第３の絶縁ｉｋ影形成る工程と、前記第３の絶
縁膜を前記３層膜の側面部分を残して除去する工程と、
第２の金属膜をペース電極形成領域を含む表面に形成す
る工程と、熱処理を施し第１金屈膜と多結晶シリコン膜
及び第２金属膜とベースコンタクト領域の境界に低抵抗
層を形成する工程とを含んで構成される。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第２図（ａｌ〜ｌｈ）は本発明の第１の発明の一実施例
を説明するための工程順に示した断面図である。
を説明するための工程順に示した断面図である。
第２図（８１に示すように、先ずｎ−型エピタキシャル
層１０６′ｔ−シリコン基板上に成長させた後に、酸化
膜１０５と窒化膜１０１を重ねて形成し、素子形成領域
以外の領域はこの窒化膜を除去し、熱酸化し素子間絶縁
酸化膜１０２を形成する。その後絶縁酸化膜１０２’ｔ
−マスクにｐ型不純物をイオン注入し、ペース領域１０
３を形成する。
層１０６′ｔ−シリコン基板上に成長させた後に、酸化
膜１０５と窒化膜１０１を重ねて形成し、素子形成領域
以外の領域はこの窒化膜を除去し、熱酸化し素子間絶縁
酸化膜１０２を形成する。その後絶縁酸化膜１０２’ｔ
−マスクにｐ型不純物をイオン注入し、ペース領域１０
３を形成する。
次に、第２図（ｂｌに示すように、ペース領域内に於け
るエミッタ領域以外の酸化膜１０５と窒化膜１０１を写
真製版技術およびエツチング技術により選択的に除去開
口する。次にこの開口からｐ型不純物をイオン注入、又
は熱拡散し、この部分にｐ型ベースコンタクト領域１０
４を形成する。
るエミッタ領域以外の酸化膜１０５と窒化膜１０１を写
真製版技術およびエツチング技術により選択的に除去開
口する。次にこの開口からｐ型不純物をイオン注入、又
は熱拡散し、この部分にｐ型ベースコンタクト領域１０
４を形成する。
次に第２図（Ｃ）に示すように、熱酸化により第１の絶
縁膜として酸化膜２０１１に形成する。
縁膜として酸化膜２０１１に形成する。
次に第２図（ｄ）に示すように、写真製版技術を用いず
に窒化膜１０１と酸化ｇ１０５を取シ除き、エミッタ形
成部分に酸化膜２０１の開口を設け、次に、ｎ型不純物
を含んだ多結晶シリコン膜３０１を開口を含む全表面に
成長させる。次に、窒素雰囲気中で熱処理することによ
り、多結晶シリコン膜からベース領域１０３へｎ型不純
物を拡散し、エミッタ領域３０２を形成する。前記の熱
処理は酸素雰囲気中で行なってもよいが、この場合次の
工程に移る前に多結晶シリコン膜上に成長する熱酸化膜
を除去する必要がある。
に窒化膜１０１と酸化ｇ１０５を取シ除き、エミッタ形
成部分に酸化膜２０１の開口を設け、次に、ｎ型不純物
を含んだ多結晶シリコン膜３０１を開口を含む全表面に
成長させる。次に、窒素雰囲気中で熱処理することによ
り、多結晶シリコン膜からベース領域１０３へｎ型不純
物を拡散し、エミッタ領域３０２を形成する。前記の熱
処理は酸素雰囲気中で行なってもよいが、この場合次の
工程に移る前に多結晶シリコン膜上に成長する熱酸化膜
を除去する必要がある。
次に第２図＋ｅ）に示すように、多結晶シリコン膜３０
１の上に第１の金属膜としてシンター用金属膜（例えｔ
ｆＰ、など）４０１と第２の絶縁膜として酸化膜４０２
を形成する。この時、酸化膜４０２の膜厚は、後の工程
のため酸化膜２０１よシ厚ぐ成長する。
１の上に第１の金属膜としてシンター用金属膜（例えｔ
ｆＰ、など）４０１と第２の絶縁膜として酸化膜４０２
を形成する。この時、酸化膜４０２の膜厚は、後の工程
のため酸化膜２０１よシ厚ぐ成長する。
次に第２図（ｆｌに示すように、写真製版技術とエツチ
ングによりエミッタ領域以外の酸化膜４０２゜シンター
用金属膜４０１．多結晶シリコン膜３０１を除去する。
ングによりエミッタ領域以外の酸化膜４０２゜シンター
用金属膜４０１．多結晶シリコン膜３０１を除去する。
すなわち、フォトレジストをマスクに酸化膜４０２をエ
ツチングし、次は酸化膜をマスクにシンター用金属膜４
０１．多結晶シリコン膜３０１ヲ順にエツチングする。
ツチングし、次は酸化膜をマスクにシンター用金属膜４
０１．多結晶シリコン膜３０１ヲ順にエツチングする。
エツチング後第３の絶縁膜として酸化膜５０１’ｔＣＶ
Ｄ法などにより成長する。
Ｄ法などにより成長する。
次に第２図ｆｇ）に示すように、異方性ドライエツチン
グによシ、自己整合的にｐ型ベースコンタクト領域上の
酸化膜５０１，２０１ｅ除去する。シンター用金ハ膜４
０１上の酸化膜４０２は酸化膜２０１より厚いため、エ
ツチングを制御して酸化膜５０１と２０１が除去された
時点で終了させれば、酸化膜４０２はエツチングされず
に残る。また、側面の酸化膜もエツチングが異方性のた
め除去されない。従って、第２図（ｇ）の様に多結晶シ
リコン膜３０１とシンク−用金ＲＦＡ ４０１は酸化膜
に囲まれ絶縁される。
グによシ、自己整合的にｐ型ベースコンタクト領域上の
酸化膜５０１，２０１ｅ除去する。シンター用金ハ膜４
０１上の酸化膜４０２は酸化膜２０１より厚いため、エ
ツチングを制御して酸化膜５０１と２０１が除去された
時点で終了させれば、酸化膜４０２はエツチングされず
に残る。また、側面の酸化膜もエツチングが異方性のた
め除去されない。従って、第２図（ｇ）の様に多結晶シ
リコン膜３０１とシンク−用金ＲＦＡ ４０１は酸化膜
に囲まれ絶縁される。
次に第２図（ｈｌに示すように、窒素中で熱処理を行な
うことによシ、シンター用金属膜４０１と多結晶シリコ
ン膜３０１の境界に低抵抗シリサイド層７０１が形成さ
れる。以上の様に前記シリサイド層により、エミッタ領
域の引出し抵抗を低下させることが可能である。
うことによシ、シンター用金属膜４０１と多結晶シリコ
ン膜３０１の境界に低抵抗シリサイド層７０１が形成さ
れる。以上の様に前記シリサイド層により、エミッタ領
域の引出し抵抗を低下させることが可能である。
次いで表面にアルミニウム等の金属で電極を形成すれば
好ましい半導体装置が得られる。
好ましい半導体装置が得られる。
第３図（ａｌ 、 （ｂｌ 、 ｆｃ）は本発明の第２
の発明の一実施ｆｆ１１を説明するだめの工程順に示し
た断面図である。
の発明の一実施ｆｆ１１を説明するだめの工程順に示し
た断面図である。
本実施例はエミッタ電極領域のシリサイド層の形成と同
時にベース電極領域にもシリサイド層を形成し、ベース
電極のコンタクトを良好にするものである。
時にベース電極領域にもシリサイド層を形成し、ベース
電極のコンタクトを良好にするものである。
この場合第２図（ｇｌまでの工程は同一工程で行う。
次に、第３図（ａｌに示すように、異方性エツチング後
、再度シンター用金属膜（第２の金属膜）６０１を表面
に形成する。
、再度シンター用金属膜（第２の金属膜）６０１を表面
に形成する。
次に、第３図（ｂｌに示すように、窒素中で熱処理を施
すことにより、第１の金属膜としてのシンター用金８１
１０１と多結晶シリコン膜３０１およびシンター用金属
膜６０１と不活性ベース領域１０４を同時にシンク−し
て低抵抗シリサイド層７０１と７０２を形成する。その
後シリサイドとならずに残った金属層６０１を除去する
。
すことにより、第１の金属膜としてのシンター用金８１
１０１と多結晶シリコン膜３０１およびシンター用金属
膜６０１と不活性ベース領域１０４を同時にシンク−し
て低抵抗シリサイド層７０１と７０２を形成する。その
後シリサイドとならずに残った金属層６０１を除去する
。
次に、第３図（Ｃ）に示すように、アルミニウムを付着
させ配線を形成すればエミ’Ｊ夕の引出し抵抗’ｅ小す
＜ Ｌ、ベース電極コンタクトの良好なＮＰＮトランジ
スタが完成する。
させ配線を形成すればエミ’Ｊ夕の引出し抵抗’ｅ小す
＜ Ｌ、ベース電極コンタクトの良好なＮＰＮトランジ
スタが完成する。
以上はＮＰＮトランジスタについて説明したが、これに
限定されるものでなく、ＰＮＰ）ランジスタに適用でき
ることは説明するまでもない。
限定されるものでなく、ＰＮＰ）ランジスタに適用でき
ることは説明するまでもない。
以上説明したとおり、本発明によれば、エミッタを自己
整合的に形成できる長所を生かしながら、エミッタの引
出し抵抗を十分小さくでき、ベース電極のコンタクトラ
良好にした半導体装置を容易に製造することができる。
整合的に形成できる長所を生かしながら、エミッタの引
出し抵抗を十分小さくでき、ベース電極のコンタクトラ
良好にした半導体装置を容易に製造することができる。
第１図は従来の半導体装置の一例の断面図、第２図（ａ
ｌ〜ｆｕｌｌ）は本発明の第１の発明の一実施例を説明
するための工程順に示した断面図、第３図（ａｌ〜（Ｃ
１は本発明の第２の発明の一実施例を説明するだめの工
程順に示した断面図である。 １．２・・・・・・酸化膜、３・・・・・・多結晶シリ
コン膜、４・・・・・・ベースコンタクト領域、５・・
・・・・エミッタ領域、６・・・・・・ベース領域％
７・・・・・・ｎ−エピタキシャル層、１０１・・・・
・窒化膜、１０２・・・・・・酸化膜、１ｏ３・・・・
・・ｐ型ヘースｌＪｊ域、１０４・・・・・・ｐ＋ベー
スコンタクト領域、１０５・・・・・・酸化膜、２０１
・・・・・・酸化膜（第１の絶縁膜）、３０１・・・・
・−多結晶シリコン厄、３０２・・・・・・エミッタ領
域、４０１・・・・・・シンター用金属膜（第１の金８
膜）、４０２・・・・−酸化膜（第２の絶Ｐ＋膜）、５
０１・・・・・・酸化膜（第３の絶縁膜） 、６０１・
・・・・・シンター用金属膜（第２の金属膜）、７０１
，７０２・・・・・・シリサイド層、８０１・・・・・
・アルミニウム配線。 代理人 弁理士 内 原 皿ｉ”ニア”’：’ニー゛’
（旨１．” 。
ｌ〜ｆｕｌｌ）は本発明の第１の発明の一実施例を説明
するための工程順に示した断面図、第３図（ａｌ〜（Ｃ
１は本発明の第２の発明の一実施例を説明するだめの工
程順に示した断面図である。 １．２・・・・・・酸化膜、３・・・・・・多結晶シリ
コン膜、４・・・・・・ベースコンタクト領域、５・・
・・・・エミッタ領域、６・・・・・・ベース領域％
７・・・・・・ｎ−エピタキシャル層、１０１・・・・
・窒化膜、１０２・・・・・・酸化膜、１ｏ３・・・・
・・ｐ型ヘースｌＪｊ域、１０４・・・・・・ｐ＋ベー
スコンタクト領域、１０５・・・・・・酸化膜、２０１
・・・・・・酸化膜（第１の絶縁膜）、３０１・・・・
・−多結晶シリコン厄、３０２・・・・・・エミッタ領
域、４０１・・・・・・シンター用金属膜（第１の金８
膜）、４０２・・・・−酸化膜（第２の絶Ｐ＋膜）、５
０１・・・・・・酸化膜（第３の絶縁膜） 、６０１・
・・・・・シンター用金属膜（第２の金属膜）、７０１
，７０２・・・・・・シリサイド層、８０１・・・・・
・アルミニウム配線。 代理人 弁理士 内 原 皿ｉ”ニア”’：’ニー゛’
（旨１．” 。
Claims (2)
- （１） 半導体基板上に設けられた第１導電型半導体層
上に酸化膜を設け、その上に窒化膜を形成する工程と、
素子形成領域以外の前記窒化膜を除去し酸化して素子間
絶縁酸化膜を形成する工程と、前記素子間絶縁酸化膜を
マスクとして第２導電型のベース領域を形成する工程と
、素子形成領域のエミッタ形成領域以外の前記酸化膜と
窒化膜全選択的に除去する工程と、前記酸化膜および窒
化膜の除去された開口部から第２導電型不純物全イオン
注入又は熱拡散して第２導電型のベースコンタクト領域
全形成する工程と、ベース領域上に第１の絶縁膜′ｔ−
被着し、エミッタ形成部分に開口全形成する工程と、全
表面上に第１導電型不純物を含む多結晶シリコン膜を形
成する工程と、該多結晶シリコン膜内に含まれる不純物
を前記開口を介してベース領域中に選択的に拡散しエミ
ッタ領域全形成する工程と、前記多結晶シリコン膜上に
第１の金属膜、さらにその上に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜、第１の金属膜、多結晶シリ
コン膜からなる３層摂を前記開口上の部分を残して他を
除去する工程と、前記全表面上に第３の絶縁膜を形成す
る工程と、前記第３の絶縁膜を前記３層膜の側面部分を
残して除去する工程と、熱処理をし多結晶シリコン膜と
第１の金属膜の境界に低抵抗層を形成する工程とを含む
こと全特徴とする半導体装置の製造方法。 - （２）半導体基板上に設けられた第１導電型半導体層上
に酸化膜を設け、その上に窒化膜を形成する工程と、素
子形成領域以外の前記窒化膜を除去し酸化して素子間絶
縁酸化膜を形成する工程と、前記素子間絶縁酸化膜をマ
スクとして第２導電型のベース領域を形成する工程と、
素子形成領域のエミ”／夕形成領域以外の前記酸化膜と
窒化膜を選択的に除去する工程と、前記酸化膜および窒
化膜の除去された開口部から第２導電型不純物をイオン
注入又は熱拡散して第２導電型のベースコンタクト領域
全形成する工程と、ベース領域上に第１の絶縁膜を被着
しエミッタ形成部分に開口を形成する工程と、全表面上
に第１導電型不純物を含む多結晶シリコ４峠を形成する
工程と、該多結晶シリコン膜内に含まれる不純物を前記
開口を介してベース領域中に選択的に拡散しエミッタ領
域を形成する工程と、前記多結晶シリコン膜上に第１の
金属膜、さらにその上１第２の絶縁膜を形成する工程と
、前記第２の絶Ｒ膜、第１の金属膜２多結晶シリコン膜
からなる３層膜を前記開口上の部分を残して他を除去す
る工程と、前記全表面上に第３の絶縁膜全形成する工程
と、前記第３の絶縁膜全前記３Ｒ膜の側面部分を残して
除去する工程と、第２の金属膜全ペース電極形成領域を
含む表面に形成する工程と、熱処理を施し第１金属膜と
多結晶シリコン膜及び第２金朽膜とベースコンタクト領
域の境界に低抵抗層を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126712A JPS6018960A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126712A JPS6018960A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018960A true JPS6018960A (ja) | 1985-01-31 |
Family
ID=14941987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126712A Pending JPS6018960A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449254A (en) * | 1987-06-02 | 1989-02-23 | Texas Instruments Inc | Manufacture of semiconductor device |
-
1983
- 1983-07-12 JP JP58126712A patent/JPS6018960A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449254A (en) * | 1987-06-02 | 1989-02-23 | Texas Instruments Inc | Manufacture of semiconductor device |
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