JPS596574A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS596574A JPS596574A JP57115777A JP11577782A JPS596574A JP S596574 A JPS596574 A JP S596574A JP 57115777 A JP57115777 A JP 57115777A JP 11577782 A JP11577782 A JP 11577782A JP S596574 A JPS596574 A JP S596574A
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- JP
- Japan
- Prior art keywords
- base region
- insulating film
- semiconductor device
- forming
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、低不純物濃度のベース領域をもつトランジス
タの製造方法に関するものである。
タの製造方法に関するものである。
Ｉ Ｃｆハ、ｎ ｐ ｎ ）ランシスタとして、一般に
第１図に示す断面構造のトランジスタが用いられている
。第１図において、１はｐ型半導体基板、２はＮ＋型埋
込コレクタ領域、３はＮ−型エピタキシャル層、４はｐ
＋型分離層、６はｎ＋型コレクタコンタクト領域、６は
ｐ型ベース領域、７はｎ＋ 型エミッタ領域、８は保護
被膜、９は電極である。
第１図に示す断面構造のトランジスタが用いられている
。第１図において、１はｐ型半導体基板、２はＮ＋型埋
込コレクタ領域、３はＮ−型エピタキシャル層、４はｐ
＋型分離層、６はｎ＋型コレクタコンタクト領域、６は
ｐ型ベース領域、７はｎ＋ 型エミッタ領域、８は保護
被膜、９は電極である。
一般に、トランジスタの低雑音化を図るためには、外部
ベース抵抗を低くすることが必要である。
ベース抵抗を低くすることが必要である。
しかし、第１図のようなｎｐｎ ）ランシスタにおいて
は、外部ベース抵抗を低くするために、ベース領域の不
純物濃度を上げると、エミ・ツク注入効率が悪くなり、
ｈ、、が低下する。この特性を改善したものとして、グ
ラフト・ベース構造があるが、グラフト・ベース構造に
すると、通常の方法では、マスク数および工程数が増加
し、チップコストの高騰、特性のバラツキが大きくなる
等の問題がある。
は、外部ベース抵抗を低くするために、ベース領域の不
純物濃度を上げると、エミ・ツク注入効率が悪くなり、
ｈ、、が低下する。この特性を改善したものとして、グ
ラフト・ベース構造があるが、グラフト・ベース構造に
すると、通常の方法では、マスク数および工程数が増加
し、チップコストの高騰、特性のバラツキが大きくなる
等の問題がある。
本発明は、かかる問題点に鑑み、マスク数を増やさずし
て、グラフト・ベーストランジスタと同様の構造を実現
し、素子の低雑音化を図る、半導体装置の製造方法を提
供せんとするものである。
て、グラフト・ベーストランジスタと同様の構造を実現
し、素子の低雑音化を図る、半導体装置の製造方法を提
供せんとするものである。
すなわち、本発明の方法は、コレクタ領域上の第１の絶
縁膜に、ベース領域開口のだめの開口部を設けた後、こ
の開口部に一導電型不純物を蒸着し、その後、前記ベー
ス領域開口部上に第２の絶縁膜を形成し、活性ベース領
域上の前記絶縁膜を選択的にエッチ除去した後、酸化雰
囲気中で拡散処理することを特徴とする。
縁膜に、ベース領域開口のだめの開口部を設けた後、こ
の開口部に一導電型不純物を蒸着し、その後、前記ベー
ス領域開口部上に第２の絶縁膜を形成し、活性ベース領
域上の前記絶縁膜を選択的にエッチ除去した後、酸化雰
囲気中で拡散処理することを特徴とする。
以下、本発明の実施例について、図面を用いて詳述する
。
。
第２図は本発明により製作されるｎｐｎ ？ランシスタ
の一実施例を示す断面図である。第２図において、第１
図と同一部分または相当部分には、同一符号をけしてお
り、１０は拡散によるＰ＋型べ第３図は、本発明の一実
施例の製造工程を説明するものである。まず、ｎ型エピ
タキシャ）し層３上に、通常の熱酸化法により、酸化膜
８を形成した後、上記酸化膜８を選択的にエッチ除去し
、ｎｐｎ Ｉ−ランシスタのベース領域を開口スル。そ
の後、Ｐ型不純物源、例えばボロン層６′を上記ベース
領域開口部に蒸着する（第３図ａ）。
の一実施例を示す断面図である。第２図において、第１
図と同一部分または相当部分には、同一符号をけしてお
り、１０は拡散によるＰ＋型べ第３図は、本発明の一実
施例の製造工程を説明するものである。まず、ｎ型エピ
タキシャ）し層３上に、通常の熱酸化法により、酸化膜
８を形成した後、上記酸化膜８を選択的にエッチ除去し
、ｎｐｎ Ｉ−ランシスタのベース領域を開口スル。そ
の後、Ｐ型不純物源、例えばボロン層６′を上記ベース
領域開口部に蒸着する（第３図ａ）。
次に、第２絶縁膜１１、たとえばｃｖｎ法による５ｉｏ
ｚ膜３０００人を上記ベース領域上に形成した後、活性
ベース領域を形成すべき部分上の上記Ｓｉ０２ 膜をエ
ミッタ形成用マスクを用い選択的にエッチ除去する（第
３図ｂ）。この第２絶縁膜１１は、窒化硅素（５ｉｓＮ
ａ ） 、多結晶シリコン。
ｚ膜３０００人を上記ベース領域上に形成した後、活性
ベース領域を形成すべき部分上の上記Ｓｉ０２ 膜をエ
ミッタ形成用マスクを用い選択的にエッチ除去する（第
３図ｂ）。この第２絶縁膜１１は、窒化硅素（５ｉｓＮ
ａ ） 、多結晶シリコン。
あるいは基板シリコンの熱酸化膜も実用できる。
この後、酸化雰囲気中で、上記ボロンを拡散する。この
時、活性ベース領域６のシート抵抗は、不純物のボロン
が拡散中に形成される熱酸化膜に吸収され、外部ベース
領域１００シー１抵抗より高くなる。たとえば、ｒ型外
部ベース領域１０のシート抵抗１００Ω、活性ベース領
域６のシート抵抗２００Ωである（第３図Ｃ）。
時、活性ベース領域６のシート抵抗は、不純物のボロン
が拡散中に形成される熱酸化膜に吸収され、外部ベース
領域１００シー１抵抗より高くなる。たとえば、ｒ型外
部ベース領域１０のシート抵抗１００Ω、活性ベース領
域６のシート抵抗２００Ωである（第３図Ｃ）。
再ひ、エミッタ形成用マスクを用いて、Ｃ工程で生成さ
れだ熱酸化膜を写真食刻技術により、エミッタ領域を開
口し、通常の拡散法により、リンを蒸着、拡散しエミッ
タ領域７の形成を行う。このエミッタ領域７の不純物濃
度は、たとえば、シート抵抗１０Ω程度を管理基準とし
て行なわれるものである。最後に、写真食刻技術を用い
て、エミッタ、ベース、コレクタの各コンタクト部を開
口し、周知の方法で電極９を形成する（第３図ｄ）ここ
で、９Ｌ、９ｂ、９０はトランジスタのエミッタ電極、
ベース電極およびコレクタ型部である。
れだ熱酸化膜を写真食刻技術により、エミッタ領域を開
口し、通常の拡散法により、リンを蒸着、拡散しエミッ
タ領域７の形成を行う。このエミッタ領域７の不純物濃
度は、たとえば、シート抵抗１０Ω程度を管理基準とし
て行なわれるものである。最後に、写真食刻技術を用い
て、エミッタ、ベース、コレクタの各コンタクト部を開
口し、周知の方法で電極９を形成する（第３図ｄ）ここ
で、９Ｌ、９ｂ、９０はトランジスタのエミッタ電極、
ベース電極およびコレクタ型部である。
以上述べた、本発明の方法によれば、マスク数を増加す
ることなく、グラフト・ベース構造が実現出来、トラン
ジスタの低雑音化を図れる。またチップコストの低減、
特性のバラツキの減少等の利点ヲ持ち、トランジスタの
高性能化に大きく寄与するものである。
ることなく、グラフト・ベース構造が実現出来、トラン
ジスタの低雑音化を図れる。またチップコストの低減、
特性のバラツキの減少等の利点ヲ持ち、トランジスタの
高性能化に大きく寄与するものである。
第１図は従来のｎｐｎ）ランシスタの一例を示す断面図
、第２図は本発明の一実施例を示す断面図、第３図ａ
−ｄは本発明の一実施例による製造工程を示す断面図で
ある。 １・・・・・・Ｐ型半導体基板、３・・・・・・ｎ−型
エピクキシャル層、２・・・・・・埋込コレクク領域、
６・・・・・・カレクタコンタクト層、６．１０・・・
・・・ベース領域、７・・・・・・エミッタ領域、８・
・・・・・酸化膜、９・・・・・・電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 １ 第３図
、第２図は本発明の一実施例を示す断面図、第３図ａ
−ｄは本発明の一実施例による製造工程を示す断面図で
ある。 １・・・・・・Ｐ型半導体基板、３・・・・・・ｎ−型
エピクキシャル層、２・・・・・・埋込コレクク領域、
６・・・・・・カレクタコンタクト層、６．１０・・・
・・・ベース領域、７・・・・・・エミッタ領域、８・
・・・・・酸化膜、９・・・・・・電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 １ 第３図
Claims (3)
- （１）半導体基板の主表面に設けた、−導電型コレクタ
領域上の第１の絶縁膜に、ベース領域開口部を設ける工
程と、前記ベース領域開口部に反対導電型不純物層を形
成した後、前記ベース領域開口部上に、第２の絶縁膜を
形成する工程と、前記第２の絶縁膜を選択的に除去した
後、酸化雰囲気中で拡散処理してベース領域を形成する
工程とをそなえだことを特徴とする半導体装置の製造方
法。 - （２）第２絶縁膜が、窒化硅素（５ｉｓＮａ ）、多結
晶シリコン、熱酸化膜、ｃｖＤによる酸化膜等から選ば
れてなることを特徴とする特許請求の範囲第１項に記載
の半導体装置の製造方法。 - （３）第２の絶縁膜を選択的に除去する際に、エミッタ
領域形成用のマスクパターンを用いることを特徴とする
特許請求の範囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115777A JPS596574A (ja) | 1982-07-02 | 1982-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115777A JPS596574A (ja) | 1982-07-02 | 1982-07-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596574A true JPS596574A (ja) | 1984-01-13 |
Family
ID=14670791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115777A Pending JPS596574A (ja) | 1982-07-02 | 1982-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194824A (ja) * | 1988-01-27 | 1989-08-04 | Sanyo Denki Co Ltd | 交流電源装置 |
| WO2001006551A1 (de) * | 1999-07-20 | 2001-01-25 | Infineon Technologies Ag | Verfahren zur herstellung zweier unterschiedlich dotierter benachbarter gebiete in einem integrierten halbleiter |
-
1982
- 1982-07-02 JP JP57115777A patent/JPS596574A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194824A (ja) * | 1988-01-27 | 1989-08-04 | Sanyo Denki Co Ltd | 交流電源装置 |
| WO2001006551A1 (de) * | 1999-07-20 | 2001-01-25 | Infineon Technologies Ag | Verfahren zur herstellung zweier unterschiedlich dotierter benachbarter gebiete in einem integrierten halbleiter |
| US6716712B2 (en) | 1999-07-20 | 2004-04-06 | Infineon Technologies Ag | Process for producing two differently doped adjacent regions in an integrated semiconductor |
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