JPS58103174A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
- Publication number
- JPS58103174A JPS58103174A JP56201547A JP20154781A JPS58103174A JP S58103174 A JPS58103174 A JP S58103174A JP 56201547 A JP56201547 A JP 56201547A JP 20154781 A JP20154781 A JP 20154781A JP S58103174 A JPS58103174 A JP S58103174A
- Authority
- JP
- Japan
- Prior art keywords
- region
- polysilicon
- forming
- thin film
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高集積化及び高伝達コンダクタンスの接合形
電界効果トランジスタ（以下Ｊ −ＦＥＴと称する。）
の製造方法に関するものである。
電界効果トランジスタ（以下Ｊ −ＦＥＴと称する。）
の製造方法に関するものである。
従来より、Ｊ −ＦＥＴは２乗特性、低雑音特性等の特
徴を有しているため、音響分野を始めとして各分野で数
多く使用されている。最近では映像分野でも使用され始
め、そのため高周波化が要求されてきている。高周波化
をめざすには静電容量を小さくするために占有面積を小
さくする必要がある。又低雑音特性を向上するためには
伝達コ／ダクタ／スを大きくする必要がある。
徴を有しているため、音響分野を始めとして各分野で数
多く使用されている。最近では映像分野でも使用され始
め、そのため高周波化が要求されてきている。高周波化
をめざすには静電容量を小さくするために占有面積を小
さくする必要がある。又低雑音特性を向上するためには
伝達コ／ダクタ／スを大きくする必要がある。
次に、従来のｎチャ／ネル型Ｊ −ＦＥＴの製造方法を
第１図に基づいて説明する。ｐ形基板ｌに酸化膜２を形
成し、フォトエ、テ／グによシ所望領域に層抵抗３〜５
にΩ／口、拡散深さ０．５〜１，０μｍのｎ形チャンネ
ル領域３を形成する（第１図（ａ））。
第１図に基づいて説明する。ｐ形基板ｌに酸化膜２を形
成し、フォトエ、テ／グによシ所望領域に層抵抗３〜５
にΩ／口、拡散深さ０．５〜１，０μｍのｎ形チャンネ
ル領域３を形成する（第１図（ａ））。
次にこのｎ形チャ／ネル領域３の上部に酸化膜４を形成
し、フォトエツチングによりｎ形のソース領域５及びド
レイン領域６を形成する（第１図（ｂ））。
し、フォトエツチングによりｎ形のソース領域５及びド
レイン領域６を形成する（第１図（ｂ））。
さらに酸化膜７を形成した後、フォトエツチングによシ
高濃度ｐ形ｆ−）領域８（層抵抗１０〜数１００Ω／口
、拡散深さ０．０５〜０．３ μｍ）を形成する（第１
図（Ｃ））。第１図（Ｃ）においてｎチャンネル領域３
とｐ形ケ゛−ト領域８とを逆バイアスにする′と空乏層
がｎ形チャンネル領域３に広がり、ドレイン領域５から
ソース領域６に流れる電流が制御される。このＪ −Ｆ
ＥＴにおいて、高濃度ｐ影領域８と、ｎ形ソース領域５
およびドレイン領域６である高濃度ｎ影領域が直接に接
合していないため、低周波ノイズ及びポツプコーンノイ
ズは小さい。
高濃度ｐ形ｆ−）領域８（層抵抗１０〜数１００Ω／口
、拡散深さ０．０５〜０．３ μｍ）を形成する（第１
図（Ｃ））。第１図（Ｃ）においてｎチャンネル領域３
とｐ形ケ゛−ト領域８とを逆バイアスにする′と空乏層
がｎ形チャンネル領域３に広がり、ドレイン領域５から
ソース領域６に流れる電流が制御される。このＪ −Ｆ
ＥＴにおいて、高濃度ｐ影領域８と、ｎ形ソース領域５
およびドレイン領域６である高濃度ｎ影領域が直接に接
合していないため、低周波ノイズ及びポツプコーンノイ
ズは小さい。
しかしながらこのＪ −ＦＥＴではｒ−ト巾Ｗはマスク
寸法によって制限を受けるため伝達コンダクタンスをあ
まり大きくはとれない。まえ、雑音を小さくするために
ダート領域８とソース領域５およびドレイン領域６とは
マスク合せによシ離しており、そのためマスク合せマー
ジンが必要となるため高集積化できない。さらに、伝達
コンダクタンスを大きくしようとするとダート巾Ｗを小
さくしなければならず、その結果ダート抵抗が大きくな
シ低周波雑音が大きくなるという欠点をもっている。
寸法によって制限を受けるため伝達コンダクタンスをあ
まり大きくはとれない。まえ、雑音を小さくするために
ダート領域８とソース領域５およびドレイン領域６とは
マスク合せによシ離しており、そのためマスク合せマー
ジンが必要となるため高集積化できない。さらに、伝達
コンダクタンスを大きくしようとするとダート巾Ｗを小
さくしなければならず、その結果ダート抵抗が大きくな
シ低周波雑音が大きくなるという欠点をもっている。
本発明は上記欠点をかんがみてなされたもので、その目
的は、ソースルドレインを、酸化膜をマスクとしてイオ
ン注入で形成するとともに、デートは上記酸化膜をマス
クにしてサイドエッチされた不純物を含むポリシリコン
を拡散源として形成することによシ、ソース及びドレイ
ンとダートを離し、かつダートサイズをマスクより小さ
くすることにより、伝達コンダクタンスを高めるととも
に、ポリシリコンより直接電極をとってデート抵抗をさ
げ、低雑音化することができる接合型電界効果トランジ
スタの製造方法を提供することである。
的は、ソースルドレインを、酸化膜をマスクとしてイオ
ン注入で形成するとともに、デートは上記酸化膜をマス
クにしてサイドエッチされた不純物を含むポリシリコン
を拡散源として形成することによシ、ソース及びドレイ
ンとダートを離し、かつダートサイズをマスクより小さ
くすることにより、伝達コンダクタンスを高めるととも
に、ポリシリコンより直接電極をとってデート抵抗をさ
げ、低雑音化することができる接合型電界効果トランジ
スタの製造方法を提供することである。
次に、本発明に係る接合型電界効果トランジスタの製造
方法をｎ形チャンネルＪ −ＦＥＴに例をとって第２図
に基づいて説明する。ｐ形基板１０１に酸化膜１０２を
形成し、フォトエツチングにより所望領域に層抵抗３〜
５にΩ／口、拡散深さ０．５〜１．０μｍのｎ形チャン
ネル領域１０３を形成する（第２図（ａ））。次に全面
にｐ形不純物を含むポリシリコン１０４を堆積し、さら
に上部の所望領域にＳ １３Ｎ４膜１０５を形成する・
（第２図（ｂ））。その後Ｓ ｉｓＮ ４膜１０５をマ
スクとしてポリシリコン１０５をエツチングしくその際
Ｓｉ、Ｎ４膜１０５の端よりまわり込むようにサイドエ
ッチを行なう）′５ｉ６Ｎ４膜１０５及び酸化膜１０２
をマスクとしてイオン注入によりソース領域１０６及び
ドレイン領域１０７を形成する（第２図（Ｃ））。そし
て、ポリシリコン１０４を拡散源として酸化雰囲気で熱
処理を行ない層抵抗１０〜数１００Ω／口、拡散深さ０
．０５〜０．３μｍのダート領域１０８を形成する（第
２図（ｄ） ） ＋１そして５ｉ３Ｎ４禮１０５を除去
するとともに、ソース領域、ドレイン領域のコンタクト
窓を開口後、ダート電極１０９、゛ソース電極１１０及
びドレイン電極ｉｌｌを形成する（第２図（ｅ） ）
。
方法をｎ形チャンネルＪ −ＦＥＴに例をとって第２図
に基づいて説明する。ｐ形基板１０１に酸化膜１０２を
形成し、フォトエツチングにより所望領域に層抵抗３〜
５にΩ／口、拡散深さ０．５〜１．０μｍのｎ形チャン
ネル領域１０３を形成する（第２図（ａ））。次に全面
にｐ形不純物を含むポリシリコン１０４を堆積し、さら
に上部の所望領域にＳ １３Ｎ４膜１０５を形成する・
（第２図（ｂ））。その後Ｓ ｉｓＮ ４膜１０５をマ
スクとしてポリシリコン１０５をエツチングしくその際
Ｓｉ、Ｎ４膜１０５の端よりまわり込むようにサイドエ
ッチを行なう）′５ｉ６Ｎ４膜１０５及び酸化膜１０２
をマスクとしてイオン注入によりソース領域１０６及び
ドレイン領域１０７を形成する（第２図（Ｃ））。そし
て、ポリシリコン１０４を拡散源として酸化雰囲気で熱
処理を行ない層抵抗１０〜数１００Ω／口、拡散深さ０
．０５〜０．３μｍのダート領域１０８を形成する（第
２図（ｄ） ） ＋１そして５ｉ３Ｎ４禮１０５を除去
するとともに、ソース領域、ドレイン領域のコンタクト
窓を開口後、ダート電極１０９、゛ソース電極１１０及
びドレイン電極ｉｌｌを形成する（第２図（ｅ） ）
。
本実施例によれば次の様な利点がある。
ｉ）ｒ’ −ト長Ｗ （第２ 図（ｄ） ） カーｒ
スフ寸法Ｖ（第２図（ｄ））よシも小さくできるため、
伝達コンダクタンスが大きい。
スフ寸法Ｖ（第２図（ｄ））よシも小さくできるため、
伝達コンダクタンスが大きい。
１１）ソース領域１０６及びドレイン領域１０７とｒ−
ト領域１０８との距離をサイドエッチで離しているため
、この間のマスクマージンが不要となり高集積化できる
・ １１０ゲートコンタクトをセルファラインで行なうため
、ダート長が小さくても直接コンタクトがとれるためダ
ート抵抗が下がり、低雑音化できる。
ト領域１０８との距離をサイドエッチで離しているため
、この間のマスクマージンが不要となり高集積化できる
・ １１０ゲートコンタクトをセルファラインで行なうため
、ダート長が小さくても直接コンタクトがとれるためダ
ート抵抗が下がり、低雑音化できる。
例えば、ダート長２μｍ（マスク寸法）、ダート幅７０
μｍを並列に４列並べたＪ −ＦＥＴの場合では、従来
の製造方法では伝達コンダクタンスが１３ｍぴ、ダート
抵抗が１４５０、入力換算雑音が１．９ｎＶ１５である
のに対し、本実施例に゛おいては、サイドエッチ量を０
．５μｍとすると、ダート長が１μｍになり、伝達コン
ダクタンスが２６ ｍＵ ｐダート抵抗がほぼＯΩ、入
力換算雑音が０．８ ｎｖ／而であって、伝達コンダク
タンスが２倍、入力換算雑音１／２．４となり、非常に
優れた特性の素子を得ることができる。
μｍを並列に４列並べたＪ −ＦＥＴの場合では、従来
の製造方法では伝達コンダクタンスが１３ｍぴ、ダート
抵抗が１４５０、入力換算雑音が１．９ｎＶ１５である
のに対し、本実施例に゛おいては、サイドエッチ量を０
．５μｍとすると、ダート長が１μｍになり、伝達コン
ダクタンスが２６ ｍＵ ｐダート抵抗がほぼＯΩ、入
力換算雑音が０．８ ｎｖ／而であって、伝達コンダク
タンスが２倍、入力換算雑音１／２．４となり、非常に
優れた特性の素子を得ることができる。
さらに
１ｖ）同一マスクでソース領域ｌＯ６、ドレイン領域１
０７とダート領域１０８を形成するため、マスクの枚数
を１枚少なくできる。
０７とダート領域１０８を形成するため、マスクの枚数
を１枚少なくできる。
■）ダート電極は、ポリシリコン１０４を通して行なっ
ているため本実施例の様にダート領域の拡散床さが非常
に浅い場合でも電極のつきぬけが起こらない。
ているため本実施例の様にダート領域の拡散床さが非常
に浅い場合でも電極のつきぬけが起こらない。
又、本実施例においてｎ形チャンネル領域１０３をイ芽
ン注入で形成した場合、ポリシリコンのサイドエッチを
行なう時にｎ形チャンネル領域１０３の表面に形成され
たイオン注入による欠陥層が除去されるため、雑音の少
ない素子を実現出来る。
ン注入で形成した場合、ポリシリコンのサイドエッチを
行なう時にｎ形チャンネル領域１０３の表面に形成され
たイオン注入による欠陥層が除去されるため、雑音の少
ない素子を実現出来る。
以上述べた様に、本発明は、フォトエッチで形成した５
ｔ３Ｎ４膜をマスクとしてソース領域、ドレイン領域を
イオン注入形成するとともに、８１３Ｎ４膜下部のデー
ト領域の拡散源となるポリシリコンをサイドエッチする
ことによりゲート巾を小さくし、伝達コンダクタンスを
大きくするとともに、デート上に直接電極を設けてｆ−
４抵抗を下げ、低雑音化したＪ −ＦＥＴを簡単な工程
で製造できるというすぐれた効果を有しており、高精能
低価格のＪ −ＦＥＴの実現に大きく寄与するものであ
る。
ｔ３Ｎ４膜をマスクとしてソース領域、ドレイン領域を
イオン注入形成するとともに、８１３Ｎ４膜下部のデー
ト領域の拡散源となるポリシリコンをサイドエッチする
ことによりゲート巾を小さくし、伝達コンダクタンスを
大きくするとともに、デート上に直接電極を設けてｆ−
４抵抗を下げ、低雑音化したＪ −ＦＥＴを簡単な工程
で製造できるというすぐれた効果を有しており、高精能
低価格のＪ −ＦＥＴの実現に大きく寄与するものであ
る。
第１図（、）〜（Ｃ）は、従来のＪ −ＦＥＴの製造方
法を工程順に示す断面図、第２図（、）〜（、）は、本
発明に係るＪ −ＦＥＴの製造方法の一実施例を工程順
に示す断面図である。 １・・・ｐ形基板、２・・・酸化膜、３・・・ｎチャン
ネル領域、４・・・酸化膜、５・・・ソース領域、６・
・・ドレイン領域、７・・・酸化膜、８・・・高濃度ｐ
影領域、１０１・・・ｐ形基板、１０２・・・酸化膜、
１０３・・・ｎチャンネル領域、１０４・・・ｐ形不純
物を含むポリシリコン、１０５・・・Ｓｉ３Ｎ４膜、１
０６・・・ソース領域、１０７・・φドレイン領域、１
０８・・・デート領域、１０９・・・ダート電源、１１
０・・・ソース電極、１１１・・・ドレイン電極。 第２図 （０） （ｄ）
法を工程順に示す断面図、第２図（、）〜（、）は、本
発明に係るＪ −ＦＥＴの製造方法の一実施例を工程順
に示す断面図である。 １・・・ｐ形基板、２・・・酸化膜、３・・・ｎチャン
ネル領域、４・・・酸化膜、５・・・ソース領域、６・
・・ドレイン領域、７・・・酸化膜、８・・・高濃度ｐ
影領域、１０１・・・ｐ形基板、１０２・・・酸化膜、
１０３・・・ｎチャンネル領域、１０４・・・ｐ形不純
物を含むポリシリコン、１０５・・・Ｓｉ３Ｎ４膜、１
０６・・・ソース領域、１０７・・φドレイン領域、１
０８・・・デート領域、１０９・・・ダート電源、１１
０・・・ソース電極、１１１・・・ドレイン電極。 第２図 （０） （ｄ）
Claims (2)
- （１） 半導体基板上の所望領域に一方導電形の第１
領域を形成する工程、表面に他方導電形の不純物を含む
ポリシリコンを堆積し、上記第１領域上の少なくとも一
部を含む領域に耐酸化性の薄膜部を形成する工程、上記
薄膜部をマスクとして、上記他方導電形の不純物を含む
ポリシリコンを除去し、その場合上記薄膜部の端部よシ
少しは入りこむ様に除去する工程、上記薄膜部をマスク
にしてイオン注入によシ、一方導電形の第２領域及び第
３領域を上記第１領域を通して接続する様に形成する工
程、上記ポリシリコンを拡散源として酸化雰囲記中で拡
散し、上記第１領域よシ浅い第４拡散領域を形成する工
程、上−記薄膜部を除去し、上記ポリシリコン上部に電
極を形成する工程とから成る接合型電界効果トランジス
タの製造方法。 - （２） 前記一方導電形の第１領域をイオン注入で形
成することを特徴とする特許請求の範囲第（１）項記載
の接合型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201547A JPS58103174A (ja) | 1981-12-16 | 1981-12-16 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201547A JPS58103174A (ja) | 1981-12-16 | 1981-12-16 | 接合型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58103174A true JPS58103174A (ja) | 1983-06-20 |
Family
ID=16442854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56201547A Pending JPS58103174A (ja) | 1981-12-16 | 1981-12-16 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257577A (ja) * | 1984-06-04 | 1985-12-19 | Mitsubishi Electric Corp | 接合型電界効果トランジスタ |
-
1981
- 1981-12-16 JP JP56201547A patent/JPS58103174A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257577A (ja) * | 1984-06-04 | 1985-12-19 | Mitsubishi Electric Corp | 接合型電界効果トランジスタ |
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