JPH0248639A - 透過型アクティブマトリクス液晶表示装置 - Google Patents
透過型アクティブマトリクス液晶表示装置Info
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- JPH0248639A JPH0248639A JP63200782A JP20078288A JPH0248639A JP H0248639 A JPH0248639 A JP H0248639A JP 63200782 A JP63200782 A JP 63200782A JP 20078288 A JP20078288 A JP 20078288A JP H0248639 A JPH0248639 A JP H0248639A
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- Japan
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- insulating film
- picture element
- gate
- liquid crystal
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は薄膜トランジスタ(以下、rTFT。
と称す)を非線型素子として用いたアクティブマトリク
ス型液晶表示装置に関し、特に各絵素に電荷蓄積用付加
容量が接続されたものに関する。
ス型液晶表示装置に関し、特に各絵素に電荷蓄積用付加
容量が接続されたものに関する。
〈従来の技術)
第3図に従来のアクティブマトリクス型液晶表示装置を
説明するための平面図を示す、また、第3図のIV−I
V線に沿う断面図を第4図に示す。
説明するための平面図を示す、また、第3図のIV−I
V線に沿う断面図を第4図に示す。
この従来の液晶表示装置では、絶縁性基板7−1−に、
複数本のゲートパスライン、2とソースパスライン3.
3とが縦横に配置されている。これらのゲートパスライ
ン、2とソースパスライン3.3とで囲まれた各領域に
絵素電極4が形成されている。この絵素を極4上には、
絵素として、図示しない液晶セルが配置されている。そ
して、各絵素を駆動するために、TFT5が構成されて
いる。絵素電極4の下方には、後述する電荷蓄積用付加
容量を構成するための付加容量用電極6のパターンが形
成されている。
複数本のゲートパスライン、2とソースパスライン3.
3とが縦横に配置されている。これらのゲートパスライ
ン、2とソースパスライン3.3とで囲まれた各領域に
絵素電極4が形成されている。この絵素を極4上には、
絵素として、図示しない液晶セルが配置されている。そ
して、各絵素を駆動するために、TFT5が構成されて
いる。絵素電極4の下方には、後述する電荷蓄積用付加
容量を構成するための付加容量用電極6のパターンが形
成されている。
絶縁性基板7の上面にはTPT5のゲート電極8が形成
されているが、このゲート電極8は上述したゲートパス
ライン2の一部として形成されている。ゲート電極8と
同時に、付加容量用電極6が、該ゲート電8i!8と同
一材料で、且つ同一平面上に形成されている。
されているが、このゲート電極8は上述したゲートパス
ライン2の一部として形成されている。ゲート電極8と
同時に、付加容量用電極6が、該ゲート電8i!8と同
一材料で、且つ同一平面上に形成されている。
ゲート電極8上には、陽極酸化膜9及びゲート絶縁膜1
0が形成されている。この陽極酸化膜9及びゲート絶縁
膜10は、TPT5が構成されている領域以外にも形成
されている。即ち、付加容量用電極6上にも積層されて
いる。
0が形成されている。この陽極酸化膜9及びゲート絶縁
膜10は、TPT5が構成されている領域以外にも形成
されている。即ち、付加容量用電極6上にも積層されて
いる。
更に、TPT5を構成するために、ゲート電極8の上方
のゲート絶縁膜10上には、i−アモルファスシリコン
(a”si)膜11、絶縁膜12、n”−a−Si膜1
3、ソース電極14a、及びドレイン電極14bが積層
されている。ソース電極14a及びドレイン電極14b
は、前述のソースパスライン3.3と同一材料により、
且つ同時に形成されている。更に、絵素電極4がドレイ
ン電極14bと電気的に接続されるように積層されてい
る。絵素電極4及びTPT5上には保護絶縁膜15が形
成されている。
のゲート絶縁膜10上には、i−アモルファスシリコン
(a”si)膜11、絶縁膜12、n”−a−Si膜1
3、ソース電極14a、及びドレイン電極14bが積層
されている。ソース電極14a及びドレイン電極14b
は、前述のソースパスライン3.3と同一材料により、
且つ同時に形成されている。更に、絵素電極4がドレイ
ン電極14bと電気的に接続されるように積層されてい
る。絵素電極4及びTPT5上には保護絶縁膜15が形
成されている。
この構造では、絵素電極4と付加容量用電極6との間に
、上述した陽極酸化膜9及びゲート絶縁膜10の2層か
らなる誘電体層が介在されている。
、上述した陽極酸化膜9及びゲート絶縁膜10の2層か
らなる誘電体層が介在されている。
従って、絵素電極4と付加容量用電極6とによって電荷
蓄積用付加容量が構成される。この付加容量は、絵素に
よる容量と並列に形成されることになり、これにより電
荷保持特性の改善が図られている。
蓄積用付加容量が構成される。この付加容量は、絵素に
よる容量と並列に形成されることになり、これにより電
荷保持特性の改善が図られている。
(発明が解決しようとする課題)
上述のような従来のアクティブマトリクス型液晶表示装
置では、付加容量部分4i+6上の、2層の絶縁膜によ
り、即ち陽極酸化膜9及びゲート絶縁膜10により誘電
体層が構成されている。しかしながら、この誘電体層に
、何らかの異物が混入することにより、或いはその他の
原因により、ピンホールが生じた場合、その上に形成さ
れた絵素電極4と、下方に形成された付加容量用電極6
とが導通することになる。その結果、絵素電極4に接続
されなTPT5が選択された場合、該当の絵素電極4か
ら付加容量用型8i6側に電流がリークし、表示欠陥を
生じさせる。従って、絵素電極4と付加容量用電極6と
の間に介在する2屑の絶縁膜中のピンホールの存在が、
表示装置の製造歩留の低下の原因となっていた。
置では、付加容量部分4i+6上の、2層の絶縁膜によ
り、即ち陽極酸化膜9及びゲート絶縁膜10により誘電
体層が構成されている。しかしながら、この誘電体層に
、何らかの異物が混入することにより、或いはその他の
原因により、ピンホールが生じた場合、その上に形成さ
れた絵素電極4と、下方に形成された付加容量用電極6
とが導通することになる。その結果、絵素電極4に接続
されなTPT5が選択された場合、該当の絵素電極4か
ら付加容量用型8i6側に電流がリークし、表示欠陥を
生じさせる。従って、絵素電極4と付加容量用電極6と
の間に介在する2屑の絶縁膜中のピンホールの存在が、
表示装置の製造歩留の低下の原因となっていた。
よって、本発明の目的は、付加容量部分における電流リ
ークに基づく表示欠陥を低減することが可能な構造を備
えたアクティブマトリクス型の液晶表示装置を提供する
ことにある。
ークに基づく表示欠陥を低減することが可能な構造を備
えたアクティブマトリクス型の液晶表示装置を提供する
ことにある。
(課題を解決するための手段)
本発明のアクティブマトリクス型液晶表示装置は、マト
リクス状に配列された絵素電極と、該絵素を極を駆動す
るために該絵素電極の各々の近傍に配された薄膜トラン
ジスタと、該絵素電極の各々の少なくとも一部分と対向
して付加容量を形成するための付加容量用電極とを備え
、該薄膜トランジスタのゲート電極と該付加容量用電極
とが絶縁性基板上に形成され、少なくとも該ゲート電極
及び該付加容量用電極の上方にゲート絶縁膜が形成され
、少なくとも該薄膜トランジスタ及び該ゲート絶縁膜の
上方に保護絶縁膜が形成されているアクティブマトリク
ス型液晶表示装置であって、該絵素電極が該保護絶縁膜
の上方に形成されており、該絵素電極と該付加容量用電
極との間に該保護絶縁膜と該ゲート絶縁膜とが介設され
ており、そのことにより上記目的が達成される。
リクス状に配列された絵素電極と、該絵素を極を駆動す
るために該絵素電極の各々の近傍に配された薄膜トラン
ジスタと、該絵素電極の各々の少なくとも一部分と対向
して付加容量を形成するための付加容量用電極とを備え
、該薄膜トランジスタのゲート電極と該付加容量用電極
とが絶縁性基板上に形成され、少なくとも該ゲート電極
及び該付加容量用電極の上方にゲート絶縁膜が形成され
、少なくとも該薄膜トランジスタ及び該ゲート絶縁膜の
上方に保護絶縁膜が形成されているアクティブマトリク
ス型液晶表示装置であって、該絵素電極が該保護絶縁膜
の上方に形成されており、該絵素電極と該付加容量用電
極との間に該保護絶縁膜と該ゲート絶縁膜とが介設され
ており、そのことにより上記目的が達成される。
(実施例)
本発明を実施例について以下に説明する。
第2図は本発明アクティブマトリクス型液晶表示装置の
一実施例の平面図であり、第1図は第2図のI−r線に
沿う断面図である。
一実施例の平面図であり、第1図は第2図のI−r線に
沿う断面図である。
絶縁性基板27上にマトリクス状にゲートパスライン2
、22及びソースパスライン23.23が配置されてい
る。これらのゲートパスライン22及びソースパスライ
ン23で区画された各領域に絵素電極24が形成されて
おり、該絵素電極24上に図示しない液晶セルが配置さ
れる。また、25はTPTが構成されている部分を示し
、26は付加容量を形成するための付加容量用電極を示
ず、ここまでは、第3図に示した従来例と同様である。
、22及びソースパスライン23.23が配置されてい
る。これらのゲートパスライン22及びソースパスライ
ン23で区画された各領域に絵素電極24が形成されて
おり、該絵素電極24上に図示しない液晶セルが配置さ
れる。また、25はTPTが構成されている部分を示し
、26は付加容量を形成するための付加容量用電極を示
ず、ここまでは、第3図に示した従来例と同様である。
本実施例の特徴は、上述の付加容量用を極26上に構成
される積N誘電体層にある。
される積N誘電体層にある。
以下、第]、図を参照しつつ、TPT部分及び付加容量
部分の構造を明らかにする。絶縁性基板27上には、ゲ
ート電極28及び付加容量用;極26が形成されている
。ゲート電極28は、上述したゲートパスライン22の
一部どして形成され、ゲートパスライン22と同時に形
成されるや また、本実施例では、付加容量用を極26
も、ゲート電極28と同一材料により、同一平面上に形
成されている。
部分の構造を明らかにする。絶縁性基板27上には、ゲ
ート電極28及び付加容量用;極26が形成されている
。ゲート電極28は、上述したゲートパスライン22の
一部どして形成され、ゲートパスライン22と同時に形
成されるや また、本実施例では、付加容量用を極26
も、ゲート電極28と同一材料により、同一平面上に形
成されている。
ゲート電極28及び容重形成用IN?)i26の上には
陽極酸化膜29が形成されており、その上方にはゲート
絶縁膜30が積層されている。そしてTPT25の構成
されている領域では、ゲート絶縁膜30の上方に、a−
3i絶縁腹31、SiNx絶縁[32、及びn”−a−
8i膜33が積層されており、更にソース[134a、
ドレイン電極334bが形成されている。
陽極酸化膜29が形成されており、その上方にはゲート
絶縁膜30が積層されている。そしてTPT25の構成
されている領域では、ゲート絶縁膜30の上方に、a−
3i絶縁腹31、SiNx絶縁[32、及びn”−a−
8i膜33が積層されており、更にソース[134a、
ドレイン電極334bが形成されている。
本実施例では、ソースK134a及びドレイン電極34
bを被覆する保護絶縁膜35が、付加容量を構成する部
分に於いてゲート絶縁膜30を覆うように形成されてお
り、絵素電極24は5 この保護絶縁膜35の上側に形
成されている。
bを被覆する保護絶縁膜35が、付加容量を構成する部
分に於いてゲート絶縁膜30を覆うように形成されてお
り、絵素電極24は5 この保護絶縁膜35の上側に形
成されている。
従って、付加容量は、絵素電極24と付加容量形成用電
8i26との間に介在された陽極酸化膜29、ゲート絶
縁膜30及び保護絶縁膜35からなる3屑構造の積層誘
電体層により構成されることになる。
8i26との間に介在された陽極酸化膜29、ゲート絶
縁膜30及び保護絶縁膜35からなる3屑構造の積層誘
電体層により構成されることになる。
このように、本実施例では3Nの誘電体層に基づく付加
容量が構成されているので、従来の2ft1構造の誘電
体層のものに比べ、画電極24.26間に絶縁不良が発
生ずる可能性が極めて少なくなり、ピンホールによる絵
素電極と容量形成用電極との間の導通の可能性が効果的
に低減される。
容量が構成されているので、従来の2ft1構造の誘電
体層のものに比べ、画電極24.26間に絶縁不良が発
生ずる可能性が極めて少なくなり、ピンホールによる絵
素電極と容量形成用電極との間の導通の可能性が効果的
に低減される。
本実施例の具体的な製造工程の一例を説明することによ
り、その構造をより詳細に説明する。
り、その構造をより詳細に説明する。
先ず、ガラスからなる絶縁性基板27上に、スパッタリ
ング或いは電子ビーム蒸着により、Ta、A1.Ti等
の金属薄膜を2000〜4000人の厚さに形成する。
ング或いは電子ビーム蒸着により、Ta、A1.Ti等
の金属薄膜を2000〜4000人の厚さに形成する。
この金属薄膜をパターン化して、ゲーY・パスライン2
2、ゲート電極28及び付加容量用電極26を同時に形
成する0次に、ゲート電極28及び付加容量用電極26
の表面を陽極酸化することにより、膜厚1000〜30
00人の陽極酸化膜29を形成する。その後、プラズマ
CVD法により、S iNxからなるゲート絶縁膜30
を形成する。このようにして、付加容量用を極26の上
に、陽極酸化M29及びゲート絶縁膜30からなる2N
の誘電体層が積層される。
2、ゲート電極28及び付加容量用電極26を同時に形
成する0次に、ゲート電極28及び付加容量用電極26
の表面を陽極酸化することにより、膜厚1000〜30
00人の陽極酸化膜29を形成する。その後、プラズマ
CVD法により、S iNxからなるゲート絶縁膜30
を形成する。このようにして、付加容量用を極26の上
に、陽極酸化M29及びゲート絶縁膜30からなる2N
の誘電体層が積層される。
更に、連続して、a−8tからなる半導体膜と、SiN
xからなる絶縁膜とを形成し、フォトエツチングにより
バターニングすることによりa−Si M 31及び5
iNxa32を形成する0次に、プラズマCVD法によ
り、n”−a−8iからなる半導体膜を形成し、フォト
エツチングによりバターニングすることにより、no
a Si膜33を形成する。更に、スパッタリング或
いは電子ビーム蒸着により、Ti、Mo・、W等を付与
し、フォトエツチングによりバターニングし、ソースt
i34a及びドレイン電極34bを形成する。
xからなる絶縁膜とを形成し、フォトエツチングにより
バターニングすることによりa−Si M 31及び5
iNxa32を形成する0次に、プラズマCVD法によ
り、n”−a−8iからなる半導体膜を形成し、フォト
エツチングによりバターニングすることにより、no
a Si膜33を形成する。更に、スパッタリング或
いは電子ビーム蒸着により、Ti、Mo・、W等を付与
し、フォトエツチングによりバターニングし、ソースt
i34a及びドレイン電極34bを形成する。
次に、プラズマCVD法により、SiNxからなる保護
絶縁膜35を形成し、これをフォトエツチングによりバ
ターニングし、絵素電極24とトレイン電134bとの
電気的接触のためのコンタクトホール40を形成する。
絶縁膜35を形成し、これをフォトエツチングによりバ
ターニングし、絵素電極24とトレイン電134bとの
電気的接触のためのコンタクトホール40を形成する。
更に、スパッタリング又は電子ビーム蒸着により、酸化
インジウムを主成分とする透明導電膜を形成し、該透明
導電膜をフォトエツチングによりバターニングすること
により、絵素電極24を形成する。この絵素電極24は
、コンタクトホール40に於いてドレイン電極34bと
電気的に接続される。
インジウムを主成分とする透明導電膜を形成し、該透明
導電膜をフォトエツチングによりバターニングすること
により、絵素電極24を形成する。この絵素電極24は
、コンタクトホール40に於いてドレイン電極34bと
電気的に接続される。
上述のようにして、本実施例では、(1加容量用電極2
6と絵素電極24との間に、陽極酸化膜29、ゲート絶
縁膜30及び保護絶縁膜35からなる3層の積層誘電体
層が形成され、それによって液晶セルの容量と並列に接
続される蓄積付加容量が構成される。
6と絵素電極24との間に、陽極酸化膜29、ゲート絶
縁膜30及び保護絶縁膜35からなる3層の積層誘電体
層が形成され、それによって液晶セルの容量と並列に接
続される蓄積付加容量が構成される。
尚、保護絶縁膜は、上述したSiNxの他、5i02等
適宜の絶縁材料により構成することができる。
適宜の絶縁材料により構成することができる。
(発明の効果)
以上のように、本発明によれば、付加容量用電極と絵素
電極との間にはゲート絶縁膜に加えて保護絶縁膜が介在
しているので、各絶縁膜又は誘電体層のピンホールに基
づく絵素電極と付加容量用電極との間の絶縁不良の可能
性を効果的に低減させることができる。よって、付加容
量用部分の絶縁不良に起因する表示欠陥を効果的に低減
することができ、且つアクティブマトリクス型液晶表示
装置の製造歩留を飛躍的に改善することが可能となる。
電極との間にはゲート絶縁膜に加えて保護絶縁膜が介在
しているので、各絶縁膜又は誘電体層のピンホールに基
づく絵素電極と付加容量用電極との間の絶縁不良の可能
性を効果的に低減させることができる。よって、付加容
量用部分の絶縁不良に起因する表示欠陥を効果的に低減
することができ、且つアクティブマトリクス型液晶表示
装置の製造歩留を飛躍的に改善することが可能となる。
y’−5
第1図は本発明の一実施例の要部を説明するための第2
図の1−1線に沿う断面図、第2図はその実施例の概略
平面図、第3図は従来のアクティブマトリクス型液晶表
示装置の一例を示す概略平面図、第4図は第3図のIV
−IV線に沿う断面図である。
図の1−1線に沿う断面図、第2図はその実施例の概略
平面図、第3図は従来のアクティブマトリクス型液晶表
示装置の一例を示す概略平面図、第4図は第3図のIV
−IV線に沿う断面図である。
24・・・絵素電極、25・・・TPT、26・・・付
加容量用電極、27・・・絶縁性基板、28・・・ゲー
ト電極、29・・・陽極酸化膜、30・・・ゲート絶縁
膜、35・・・保護絶縁膜。
加容量用電極、27・・・絶縁性基板、28・・・ゲー
ト電極、29・・・陽極酸化膜、30・・・ゲート絶縁
膜、35・・・保護絶縁膜。
以上
Claims (1)
- 1、マトリクス状に配列された絵素電極と、該絵素電極
を駆動するために該絵素電極の各々の近傍に配された薄
膜トランジスタと、該絵素電極の各々の少なくとも一部
分と対向して付加容量を形成するための付加容量用電極
とを備え、該薄膜トランジスタのゲート電極と該付加容
量用電極とが絶縁性基板上に形成され、少なくとも該ゲ
ート電極及び該付加容量用電極の上方にゲート絶縁膜が
形成され、少なくとも該薄膜トランジスタ及び該ゲート
絶縁膜の上方に保護絶縁膜が形成されているアクティブ
マトリクス型液晶表示装置であって、該絵素電極が該保
護絶縁膜の上方に形成されており、該絵素電極と該付加
容量用電極との間に該保護絶縁膜と該ゲート絶縁膜とが
介設されているアクティブマトリクス型液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20078288A JPH0816756B2 (ja) | 1988-08-10 | 1988-08-10 | 透過型アクティブマトリクス液晶表示装置 |
| US07/391,244 US5054887A (en) | 1988-08-10 | 1989-08-09 | Active matrix type liquid crystal display |
| EP89308162A EP0376437B1 (en) | 1988-08-10 | 1989-08-10 | An active matrix type liquid crystal display |
| DE68920130T DE68920130T2 (de) | 1988-08-10 | 1989-08-10 | Flüssigkristallanzeige mit aktiver Matrix. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20078288A JPH0816756B2 (ja) | 1988-08-10 | 1988-08-10 | 透過型アクティブマトリクス液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0248639A true JPH0248639A (ja) | 1990-02-19 |
| JPH0816756B2 JPH0816756B2 (ja) | 1996-02-21 |
Family
ID=16430101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20078288A Expired - Lifetime JPH0816756B2 (ja) | 1988-08-10 | 1988-08-10 | 透過型アクティブマトリクス液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5054887A (ja) |
| EP (1) | EP0376437B1 (ja) |
| JP (1) | JPH0816756B2 (ja) |
| DE (1) | DE68920130T2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0475034A (ja) * | 1990-07-17 | 1992-03-10 | Sharp Corp | アクティブマトリクス表示装置及びその製造方法 |
| US5483082A (en) * | 1992-12-28 | 1996-01-09 | Fujitsu Limited | Thin film transistor matrix device |
| JPH1010583A (ja) * | 1996-04-22 | 1998-01-16 | Sharp Corp | アクティブマトリクス基板の製造方法、およびそのアクティブマトリクス基板 |
| US5757453A (en) * | 1995-05-09 | 1998-05-26 | Lg Electronics, Inc. | Liquid crystal display device having storage capacitors of increased capacitance and fabrication method therefor |
| JPWO2007074556A1 (ja) * | 2005-12-26 | 2009-06-04 | シャープ株式会社 | アクティブマトリクス基板、液晶パネル、液晶表示装置、テレビジョン受像機 |
| WO2011070901A1 (en) * | 2009-12-11 | 2011-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8138500B2 (en) | 2008-03-31 | 2012-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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