JPS60194866A - フアクシミリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明は、中央処理装置とファクシミリ装置との間に位
置し、中央処理装置とファクシミリ装置間のデータ転送
を制御するファクシミリ制御装置に関する。

（ロ）従来技術と問題点 一般に、コンピュータ等のホスト処理装置（中央処理装
置）とファクシミリ装置との間でデータ転送を行なう場
合、ファクシミリ制御装置を介してデータ伝送を行なう
。これは、ホスト処理装置ファクシミリ装置ではファク
シミリ特有のいわゆるＧＩＮ、　ＧＩ［［等の手順を採
り、相互間の手順変換が必要なためである。

通常、ファクシミリ制御装置においては、ファクシミリ
装置から伝送されてきたデータを、そのまま中央処理装
置に送出することはせず、該データを圧縮した形で中央
処理装置に送出するようにしている。そして、従来技術
においては圧縮は主走査方向のみで行っていたため画デ
ータの内容によっては効率のよい圧縮が行えないとい・
う欠点があった。

（ハ）発明の目的 本発明は、ファクシミリ装置からの画データを効率よく
圧縮して中央処理装置に送出できるようにすることを目
的としている。

（ニ）発明の構成 上記目的を達成するために本発明は、中央処理装置とフ
ァクシミリ装置との間に位置し、上記中央処理装置とフ
ァクシミリ装置間のデータ転送を制御するファクシミリ
制御装置において、上記ファクシミリ装置より送信され
る画データをドツトパターンに復号する手段と、該復号
したドツトパターンを主走査方向および副走査方向にそ
れぞれ圧縮し計数する手段と、上記２つの走査方向のう
ち計数値の小さい方の画データを中央処理装置に送信す
る手段とをそなえて構成したことを特徴とする。

（ホ）発明の実施例 以下、図面により本発明の詳細な説明する。

第１図は本発明の１実施例に係わるファクシミリ制御装
置を含むファクシミリ通信システムの構成を示す。同図
のシステムは中央処理装置１．ファクシミリ制御装置２
．交換機３．およびファクシミリ装置４，５等によって
構成される。中央処理装置１はファクシミリ制御装置２
と接続され、ファクシミリ制御装置２は電話回線等の伝
送線６を介して交換機３に接続されている。交換機３と
各ファクシミリ装置４，５との間はそれぞれ加入者線７
，８によって接続されている。

第１図のシステムにおいては、例えば、ファクシミリ装
置４から交換機３．ファクシミリ制御装置２等を介して
中央処理装置１に画データが送信され、中央処理装置１
に接続された図示しないメモリに記憶される。この場合
、ファクシミリ装置４から中央処理装置１に送信される
画データは第２図に示すような画データの場合、主走査
方向に１ライン単位でライン数Ｎライン分圧縮し、圧縮
データは第３図Ｇ冷すような形式となり、ＥＯＬ符号の
後に１ライン分の圧縮データが続く。これをＮ９４２分
送信する。ファクシミリ制御装置２ではファクシミリ装
置４より送信された画データを自装置内でドツトパター
ンに復号する。次に復号したドツトパターンを主走査方
向に圧縮し圧縮データの量を計数する。次に副走査方向
に圧縮し圧縮データの量を計数する。次に主走査方向の
圧縮データの量と副走査方向の圧縮データの量を比較し
小さい方を中央処理装置１へ送信する。

本発明ではファクシミリ制御装置内で主走査方向および
副走査方向の２つの方向で圧縮走査を行い、データ量の
少ない方向の圧縮データを中央処理装置１に送信するこ
とにより中央処理装置１とファクシミリ制御装置２間に
おいてデータの量および転送時間の削減ができる。

第４図は実施例のファクシミリ制御装置のブロック図を
示す。同図のファクシミリ制御装置は、ＭＰＵ９．ＭＰ
Ｕ制御用ＲＯＭＩ　Ｏ，ＭＰＵ制御用ＲＡＭＩＩ、ドツ
トパターンメモリ１２．−次元、二次元符号化回路１３
．−次元、二次元符号復号化回路１４．対ＦＡＸインタ
フェース制御制御回置装置部制御を行うマイクロプロセ
ッサである。ＭＰＵ制御用ＲＯＭｌ０は本ファクシミリ
制御装置を制御するためのプログラムを格納するリード
専用メモリである。ＭＰＵ制御用ＲＡＭＩＩは本ファク
シミリ制御装置を制御するためのプログラムが使用する
リードおよびライト可能なメモリである。ドツトパター
ンメモリ１２はファクシミリ装置４．５から送信される
画データをトンドパターンに復号する場合、復号したド
ツトパターンを一時記憶するメモリである。さらに中央
処理装置１から送信される画データも同様にドツトパタ
ーンメモリ１２へ復号した形で一時記憶する。

−次元、二次元符号化回路１３はドツトパターンメモリ
１２の画データを一次元あるいは二次元符号化方式によ
り圧縮する回路であ。−次元、二次元符号復号回路１４
はファクシミリ装置４．５あるいは中央処理装置１から
送信される一次元あるいは二次元符号化方式の画データ
をドツトパターンメモリ１２ヘドツトパターンに復号し
た形で一時記憶する回路である。対ＦＡＸインタフェー
ス制御回路１５はファクシミリ装置４，５とのインタフ
ェース信号を制御するための回路である。対中央処理装
置インタフェース回路１６は中央処理装置１とのインタ
フェース信号を制御するための回路である。

次に、第５図は実施例のファクシミリ制御装置の要部詳
細ブロック図である。

第５図において第４図と同一番号のものは同一物を示す
。マイクロプロセッサ（ＭＰＵ）９は制御プログラムお
よび制御データに従いバスにて接続された他の構成各部
を制御する。ＭＰＵ制御用ＲＡＭＩＩにおいて、アドレ
スＡは主走査方向の圧縮データの先頭アドレス、アドレ
スＢは主走査方向の圧縮データの最終アドレス、アドレ
スＣは副走査方向の圧縮データの先頭アドレス、アドレ
スＤは副走査方向の圧縮データの最終アドレスを示す。

Ｅは主走査方向の圧縮データのデータ量。

Ｆは副走査方向の圧縮データのデータ量、Ｇはファクシ
ミリ装置４，５からの画データを一時記憶する領域、Ｈ
は制御プログラムの記憶領域を示す。

ドツトパターンメモリ１２はアドレスおよびデータのデ
コード回路とメモリ　（例えばグイナミソクメモリ）で
構成される。−次元、二次元符号化回路１３はドツトパ
ターンメモリ１２のドツトデータ１ページ分の圧縮符号
化を行う。また符号化実行中に１ラインの変換終了に伴
ないアクセスライン切替信号（信号２５）を出力する。

−次元、二次元復号化回路１４はＭＰＵ制御用ＲＡＭＩ
Ｉに記憶されているファクシミリ装置４，５がらの画デ
ータをドツトパターンメモリ１２へ復号する。

復号化実行中はドツトパターンメモリ１２の主走査方向
アドレス（Ｘアドレス）のインクリメントのタイミング
信号１９および副走査方向アドレス（Ｙアドレス）のイ
ンクリメントおよびＸアドレスをクリアするタイミング
信号２６を出力する。

１７はアクセス方向切替回路である。このアクセス方向
切替回路１７は第２図で示すように主走査をＸアドレス
方向、副走査をＹアドレス方向とした場合のラインのア
クセス方向を指定する回路であり、ＭＰＵ９のアクセス
により信号３２がオンとなった場合ドツトパターンメモ
リ１２の主走査方向アクセスを示す、画データ復号時は
信号１９により、また、符号化時は図示しない基本タイ
ミング（ＣＬ’Ｋ）によりＸ方向のアドレス（Ｘアドレ
ス）が＋１ずつされるよう制御１ｔを行なう。また、Ｙ
アドレスはそれぞれ信号２５、あるいは信号２６により
＋１ずつされる。同時にＸアドレスはクリアされる。ま
た、Ｍ　Ｐ　、Ｕ　９のアクセスにより信号３２がオフ
となった場合、ドツトパターンメモリ１２の副走査方向
アクセスを示し、画データ復号時においてＸアドレスは
信号２６により＋１ずつされる。同時にＹアドレスはク
リアされる。また、符号化時にＸアドレス信号２５によ
り＋１ずつされる。同時にＹアドレスはクリアされる。

Ｙアドレスは画データ復号時は信号１９により＋１ずつ
される。また、符号化時は図示しない基本タイミング（
ＣＬ　Ｋ）により＋１ずつされる。１８はシステムバス
を示し、マイクロプロセッサＭＰＵ９からのデータ、ア
ドレスおよび各種タイミング信号が各回路へつながるよ
うにされている。２０はカウンタ制御回路を示しＭＰＵ
９からのアクセスによりＸアドレスカウンター、Ｘアド
レスカウンターのクリアおよび信号線１９，２５．２６
゜３２による各カウンターの制御を行う回路である。

２１はＸアドレスカウント回路でＸアドレスを示すカウ
ンターである。２２はドツトパターンメモリのＸ方向の
アドレスを示すアドレス信号線である。２３はＹアドレ
スカウント回路でＹアドレスを示すカウンターである。

２４はドツトパターンメモリのＹ方向のアドレスを示す
アドレス信号線である。２５は圧縮回路より出力される
アクセスライン切替信号で、主走査方向にアクセスして
いる場合はＸアドレスが１ラインの最終アドレスを示し
た後にオンとなり、この信号により２３のＸアドレスカ
ウンターが＋１される。同時にＸアドレスカウンターが
クリアされる。また、副走査方向にアクセスしている場
合はＹアドレスが１ラインの最終アドレスを示した後に
オンとなる。この信号により２１のＸアドレスカウンタ
ーが＋１される。同時にＸアドレスカウンターがクリア
される。１９は復号回路より出力されるアクセスドツト
切替信号で画データを１ドツト復号後１ドットごとに出
力される。２６ば復号回路より出力されるアクセスライ
ン切替信号で主走査方向にアクセスしている場合はＸア
ドレスが、１ラインの最終アドレスを示した後にオンと
なり、この信号により２３のＹアドレスカウンターが→
−１される。同時にＸアドレスカウ゛ンターがクリアさ
れる。また、副走査方向にアクセスしている場合はＹア
ドレスが１ラインの最終アドレスを示した後にオンとな
る。この信号により２１のＸアドレスカウンターが＋１
される。同時にＹアドレスカウンターがクリアされる。

２７はドツトパターンメモリ１２にセス信号の制御およ
びタイミングの発生を行う。

３０はメモリ回路との間のデータ信号線を示す。

３１は制御信号（ＲＡＳ、ＣＡＳ等）の信号線を示す。

２８は一次元、二次元符号化回路１３からのメモリに対
するアクセス信号、２９は復号回路１４からのメモリに
対するアクセス信号を示す。

第６図は第５図で示した各回路をＭＰＵ９で制御した場
合の本発明の１実施例のフローチャートである。

（へ）発明の実施例 本発明によれば１ページの画データを主走査方向と副走
査方向、それぞれについて行い少ない方の圧縮データを
中央処理装置に送信することにより効率的な圧縮ができ
るという効果がある。

【図面の簡単な説明】

第１図はファクシミリ通信システムの構成例を示す図、
第２図はファクシミリ装置から送信される画データを示
す図、第３図はファクシミリ装置から中央処理装置へ送
信される画データのデータ形式を示す図、第４図は実施
例のファクシミリ制御装置のブロック図、第５図は実施
例のファクシミリ制御装置の要部詳細ブロック図、第６
図は本発明の実施例のフローチャートである。 図中、９はマイクロプロセッサＭＰＵ、１０はマイクロ
プロセッサ制御用ＲＯＭ、１１はマイクロプロセッサ制
御用ＲＡＭ、１２はドツトパターンメモリ、１３は一次
元および二次元符号化回路。 １４は一次元および二次元符号化復号回路、１５は対フ
ァクシミリインタフェース回路、１６は対中央処理装置
インタフェース、回路を示す。

Claims (1)

【特許請求の範囲】
1. 中央処理装置とファクシミリ装置との間に位置し、上記
   中央処理装置とファクシミリ装置間のデータ転送を制御
   するファクシミリ制御装置において、上記ファクシミリ
   装置より送信される画データをドツトパターンに復号す
   る手段と、該復号したドツトパターンを主走査方向およ
   び副走査方向にそれぞれ圧縮し計数する手段と、上記２
   つの走査方向のうち計数値の小さい方の画データを中央
   処理装置に送信する手段とをそなえて構成したこ