JPS60198656A - 主記憶装置のアクセス制御方式 - Google Patents

主記憶装置のアクセス制御方式

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Publication number
JPS60198656A
JPS60198656A JP5487584A JP5487584A JPS60198656A JP S60198656 A JPS60198656 A JP S60198656A JP 5487584 A JP5487584 A JP 5487584A JP 5487584 A JP5487584 A JP 5487584A JP S60198656 A JPS60198656 A JP S60198656A
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JP
Japan
Prior art keywords
main memory
address
register
access
access control
Prior art date
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Pending
Application number
JP5487584A
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English (en)
Inventor
Masahiro Hitomi
政弘 一見
Hideyuki Saso
秀幸 佐相
Nobuyoshi Sato
信義 佐藤
Mitsuo Sakurai
桜井　三男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS60198656A publication Critical patent/JPS60198656A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＋１１　発明の技術分野 本発明は記憶装置の双方向アドレス切り換え手段を設は
迅速に記憶装置をアクセスする方式に関する。
（２）従来技術と問題点 従来、演算処理装置におけるアセンブラ命令等の実行時
、命令の仕様は同じであるが、主記憶装置をアクセスし
ていく方向が異なる場合に、互いに異なる２命令として
扱いアクセスしていく方式のため命令格納の容量の増加
をもたらすという欠点があった。
（３）発明の目的 本発明は、前記欠点に鑑みて、命令処理の過程で主記憶
装置のアクセス処理過程だけを切り分は処理して命令格
納領域の削減を図る方式を提供することを目的とする。
（４）発明の構成 該目的は、中央処理装置からの主記憶装置のアクセス情
報を基に、次６ヨアクセスすべき主記憶装置のアドレス
を決定する手段を設けたことを特徴とする主記憶装置の
アクセス制御方式により達成をされる。
（５）発明の実施例 以下図面を参照しつつ本発明の詳細な説明する。
図は本発明の一実施例を示す全体ブロック図である。
図において、１はＣＰＵ　（中央処理装置）、２はマル
チプレクサ、３はフラグ、４はレジスタＡ。
５はアドレスバス、６はバッファＡ、７はＡＬＵ。
８はバッファＢ、９はレジスタＢ、１０は主記憶装置（
ＭＳ）である。
今、主記憶装置１０のアクセス時のアドレス順方向と逆
方向との切り換え方式について説明すると、 ■　ＣＰＵ１が主記憶装置１０のアクセスを行なう。
■　次に、ＣＰＵはアクセス情報、即ち順方向か逆方向
かの判別データと、アクセスバイト数を送信する。
■　フラグ３に従い、マルチプレクサ２は主記憶装置１
０のアクセスされたバイト数分だけ増減し、レジスタＡ
４に格納されている現アドレスとがＡＬｏ７に入力され
、該ＡＬＵ？で計算されたアドレスを次のアドレスとし
て、バッファＢ８．　レジスタＢ９を経由ルて現アドレ
スレジスタ、即ちレジスタＡ４に格納する。
同様な手順を適宜行ない主記憶装置１０のアクセスを行
なう。
な説明した様に、本発明によれば、記憶装置のアクセス
しそいく方向により、増加する資源を最小限におさえて
処理を行なうことが可能となるとともに、命令格納領域
の削減、開発工数の削減が図れる。
【図面の簡単な説明】
一図は本発明の一実施例を示す全体ブロック図である。 記号の説明、ｌはＣＰＵ　（中央処理装置）、２はマル
チプレクサ、３はフラグ、４はレジスタＡ。 ５はアドレスバス、６はバッファＡ、７はＡＬｏ。 ８はバッファ８．　９はレジスタＢ、１０は主記憶装置
（ＭＳ）。

Claims (1)

    【特許請求の範囲】
  1. 中央処理装置からの主記憶装置のアクセス情報を基に、
    次にアクセスすべき主記憶装置のアドレスを決定する手
    段を設けたことを特徴とする上記
JP5487584A 1984-03-22 1984-03-22 主記憶装置のアクセス制御方式 Pending JPS60198656A (ja)

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JPS60198656A true JPS60198656A (ja) 1985-10-08

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