JPH0565895B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はメモリ書き込み制御方法に係り、特に
メモリへの連続書き込みに好適なメモリ書き込み
制御方法に関する。

〔発明の背景〕

従来、メモリの連続するアドレスに対する書き
込み制御方法としては、特開昭52−47329、特開
昭49−120550号公報に開示されているものが知ら
れている。上記公報記載のメモリ書き込み制御方
法によれば、複数ワードの書き込みを行なう際
に、第１番目のデータと最後のデータだけ部分書
き込みを行なう場合、次の様に処理している。即
ち、第１番目のデータと最後のデータに対して部
分書き込みフラグをアドレス・転送ワード数から
作成し、他の中間データに対しては部分書き込み
フラグとして全て論理値“１”を作成するもので
ある。

しかし、上記した従来のメモリ書き込み制御方
法では、中間データに対しても論理値“１”の部
分書き込みフラグを作成するしなければならず、
更にその論理値“１”を転送しなければならない
という問題点があつた。

〔発明の目的〕

本発明は上記した従来技術の問題点に鑑みなさ
れたもので、中間データに対して余分な部分書き
込みフラグの転送を必要としない、効率の良いメ
モリ書き込み制御方法を提供することを目的とし
ている。

〔発明の概要〕

本発明のメモリ書き込み制御方法は、最初の書
き込みデータに対する部分書き込みフラグと最後
の書き込みデータに対する部分書き込みフラグを
先ずメモリ装置に送信し、メモリ装置はこの部分
書き込みフラグに従つて、最初のデータと最後の
データの部分書き込みを行なうことを特徴として
いる。

〔発明の実施例〕

以下、添付の図面に示す実施例により、更に詳
細に本発明について説明する。

第１図は本発明を適用するメモリユニツトの書
き込み・読み出しシステムの一例を示す図であ
り、図示する様にプロセツサ１，２とメモリユニ
ツト３で構成され、これらはデータバスＢを介し
て接続されている。プロセツサ１，２からのアク
セス信号は、各々独立線１５，１６を介してメモ
リユニツト３に入力される。

第２図はメモリユニツト３の具体例を示すブロ
ツク図であり、アドレス信号を保持する３バイト
のアドレスレジスタ４、アドレス信号の更新を行
うアドレスインクリメンタ５、メモリ６への書き
込みデータを保持する４バイトの書き込みデータ
レジスタ７、メモリ６の読み出しデータを保持す
る４バイトの読み出しデータレジスタ９、バイト
単位の部分書き込みを制御する１バイトの部分書
き込みフラグレジスタ１０、部分書き込みを行な
う時に読み出しデータと書き込みデータをマージ
するマージ回路８、マージ回路を制御する制御回
路１２、メモリアクセス要求を優先順位に従い受
け付けるリクエスト受付け回路１１、受け付けた
メモリアクセスのデータ転送ワード数を保持する
ワードカウンタ１３、１ワードの処理が終了する
毎にワードカウンタ１３を減進するデクリメンタ
１４から構成されている。

次に、その動作を16バイトのデータ書き込みを
例にして説明する。プロセツサ１からメモリユニ
ツト３にリクエスト線１６を介して16バイト書き
込み要求信号が入力されると、リクエスト受け付
け回路１１は、他のより優先順位の高い要求信号
がなく、またメモリ６がビジーでなければ、リク
エスト線１６を介して受け付け許可信号をプロセ
ツサ１に出力する。

プロセツサ１は、受け付け許可信号を受信する
と、第１サイクルにおいて、次の構成からなる４
バイト情報をデータバスＢを介して出力する。即
ち、４バイト情報は、３バイトのアドレス信号
と、最初の４バイトデータに対する部分書き込み
フラグ４ビツト及び最後の４バイトデータに対す
る部分書き込みフラグ４ビツトとからなる１バイ
トのフラグから構成されている。この４バイト情
報が第１サイクルで受信された後、16バイトの書
き込みデータが４バイトずつ第２サイクルから第
５サイクルに亘る４サイクルに亘つて受信され
る。

先ず、第１サイクルの処理について説明する。
メモリユニツト３は、第１サイクルで３バイトの
アドレス信号をアドレスレジスタ４に格納し、ま
た上記した１バイトの部分書き込みフラグを部分
書き込みフラグレジスタ１０に格納する。また、
ワードカウンタ１３に“４”をセツトし、あと４
サイクルの処理が必要である旨を記憶させる。次
に最初の４バイトデータに対する書き込みフラグ
が全て“１”でなく、部分書き込みを示す場合に
は、メモリ６に対して読み出し指示が起動され
る。

第２サイクルにおいては、入力される４バイト
の書き込みデータが書き込みデータレジスタ７に
格納され、また、第１サイクルでメモリ６から読
み出された読み出しデータが読み出しデータレジ
スタ９に格納される。次に、部分書き込みフラグ
１０の内容に従つて制御回路１２が動作し、書き
込みデータレジスタ７から読み出された書き込み
データと読み出しデータレジスタ９から読み出さ
れた読み出しデータとが、マージ回路８において
バイト単位でマージされ、メモリ６に格納され
る。そして、ワードカウンタ１３の計数値が、デ
クリメンタ１４によつて１だけ減算され、計数値
“３”となる。

第３サイクルにおいては、入力される４バイト
の書き込みデータが書き込みデータレジスタ７に
格納され、アドレスレジスタ４の内容がアドレス
インクリメンタ５によつて更新される。そして、
部分書き込みフラグレジスタ１０の内容を参照す
ることなく、書き込みデータレジスタ７から読み
出された書き込みデータをアドレスレジスタ４の
指示するアドレスに書き込む。そして、ワードカ
ウンタ１３の内容がデクリメンタ１４によつて１
だけ減算され、計数値“２”となる。

第４サイクルでは、入力される４バイトの書き
込みデータが、上記した第３サイクルの場合と全
く同様に処理され、メモリ６に記憶される。そし
て、ワードカウンタ１３の計数値がデクリメンタ
１４によつて１だけ減算され、計数値“１”とな
る。

第５サイクルでは、入力される４バイトの書き
込みデータが書き込みデータレジスタ７に格納さ
れ、アドレスレジスタ４の内容がアドレスインク
リメンタ５によつて更新される。また、リードカ
ウンタ１３の計数値がデクリメンタ１４によつて
１だけ減算され、計数値“０”となる。制御回路
１２は、リードカウンタ１３の計数値が“０”に
なると、これを検出して、最後の４バイトの書き
込みデータが入力されたことを知る。これによつ
て、制御回路１２は部分書き込みフラグレジスタ
１０の内容を参照して、部分書き込みが指示され
ている場合には、メモリ６に読み出し指示が起動
され、第２サイクルの場合と同様に、制御回路１
２とマージ回路８の働きによつて、メモリ６部分
書き込みが行なわれる。

〔発明の効果〕

以上の説明から明らかな様に、本発明によれ
ば、中間データに対して余分な部分書き込みフラ
グを転送する必要がないため、効率良く最初のデ
ータと最後のデータの部分書き込みを行なうこと
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図であ
り、第２図はメモリユニツトの詳細ブロツク図で
ある。 １，２……プロセツサ、３……メモリユニツ
ト、４……アドレスレジスタ、６……メモリ、７
……書き込みデータレジスタ、９……読み出しデ
ータレジスタ、８……マージ回路、１０……部分
書き込みフラグ、１２……制御回路、１３……ワ
ードカウンタ。

Claims (1)

【特許請求の範囲】
1. １ 部分書き込みフラグを受信し、所定長バイト
   ずつ一連の書き込みデータを受信して、部分書き
   込みと全書き込みを前記所定のバイトずつ行なう
   メモリ装置において、最初の所定長バイトのデー
   タに対する部分書き込みフラグと最後の所定長バ
   イトのデータに対する部分書き込みフラグと受信
   すべき所定長バイトの転送数を最初に受信し、該
   最初の書き込みデータに対する部分書き込みフラ
   グに従つて最初の書き込みデータの部分書き込み
   を行ない、その後に受信される中間の書き込みデ
   ータは該転送数に達するまで全書き込みを行い、
   該転送数に達したときに該最後の書き込みデータ
   に対する部分書き込みフラグに従つて最後の書き
   込みデータの部分書き込みを行なうことを特徴と
   するメモリ書き込み制御方法。