JPS60199256A - 多重伝送用中継器チエツカ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野〕 この発明は多重伝送用中継器チェッカに関するものであ
る。

〔背景技術〕

一般的な多重伝送制御システムは、第１図に示すように
、１台の受信機ＲＣと例えば８台の中継器（各々アドレ
スとして１から８まで割り当てられている）ＴＣ＋〜Ｔ
Ｃ８とを伝送線して連絡し、各中継器ＴＣ，〜ＴＣ８に
負荷（図示せず）をそれぞれ接続している。

ソシテ、受信ｖ＆ＲＣが中継器ＴＣ，−ＴＣ８を介して
端末器を制御するとともに、端末器の制御状態を監視す
るようになっている。具体的には受信機ＲＣが制御すべ
き端末器が接続された中継器、例えばＴＣ】のアドレス
データ１と端末器の制御データを伝送線りに送り出す。

各中継器１０１〜１０日は、伝送線りに送り出されたア
ドレスデータおよび制御データを取り込むようになって
おり、取り込んだアドレスデータと自己のアドレスデー
タとを比較し、それらが一致したとき（自己のアドレス
が指定されたとき）に取り込んだ制御データに基づいて
端末器を制御するようになっている。

この場合、アドレスデータが１であるため、中継器ＴＣ
Ｉが制御データに基づいて端末器の制御状態を切替え、
それ以外の中継器Ｔｃ１〜Ｔｃ８は制御状態の切替えを
行わない。

また、このときに自己のアドレスが指定された中継器Ｔ
Ｃ１は、制御データを取り込むタイミングと同じタイミ
ングで監視データを伝送線りに送り出し、受信機ＲＣは
、この監視データを制御データを送るタイミングと同じ
タイミングで取り込み、端末器の制御状態を監視する。

この監視データは一つ前に送られた制御データに対して
のものである。

通常、この多重伝送制御システムは、前の制御サイクル
と後の監視サイクルの２サイクル動作をし、制御サイク
ルではアドレスト８の中継器Ｔｃ１−”ｒｃ８に対して
各々制御データを送り、監視サイクルではアドレスト８
の中継器Ｔｃ１〜ＴＣ８の監視データを取り込み、制御
サイクルでは監視データを取り込まず、監視サイクルで
は制御データを送らないようになっている。

このような多重伝送制御システムにおいて用いられる中
継器は、第２図のように構成される。この中継器は３制
御３監視型のものを示し、受信機ＲＣに対し６本の伝送
線Ｌ１〜Ｌ６で接続されている。６本の内分けは、電源
電圧＋１２Ｖを供給する電源ラインＬ１およびＧＮＤ　
（グラウンド）ラインＬ２、送信信号（アドレスデータ
＋制御データ）ＤＰを送る送信信号ラインＬ３、返信信
号（監視データ）ＲＤを送る返信信号ラインＬ４、副同
期信号ＣＰ、を送る副同期信号ラインＬ５、主同期信号
ＣＰ２を送る主同期信号ラインＬ６である。副同期信号
ｃｐｌ、主同期信号ｃｐ２．送信信号ＤＰおよび返信信
号ＲＤは第３図にようなタイミングで伝送される。主同
期信号ＣＰ２は、周期ＩＫＨｚ、ハイレベル（電源電圧
）時間０．３ｍ５ｅｃで常時受信器ＲＣより送り出され
ている。

副同期信号ＣＰ、は、主同期信号ＣＰ２と同じパルスで
位相が１８０度進んで送信され、主同期信号ＣＰ２の第
１番目から第１２番目までのパルスにそれぞれ対応して
送信され、第１３番目から第１６番目のパルスの対応す
る周期の４パルスは空きパルスとなり、この４パルスの
空きパルスによって各中継器’ｒｃ、−’ｒｃｅが信号
送受信のスタート情報を検出するようになっている。送
信信号ＤＰは、第１ビツトから第８ピントまでのアドレ
スデータと第９ビツトから第１２ビツトまでの制御デー
タとからなり、これらのデータは、主同期信号ＣＰ２の
第１番目から第１２番目のパルスとおなしタイミングで
順次送られる。返信信号ＲＤは、主同期信号ｃｐ２の第
９番目から第１２番目までのパルスと同じタイミングで
送られる。

この中継器は、電源回路Ｅ１によって各回路部に給電す
るようにしている。そして受信機ＲＣから送られる主同
期信号ｃｐ２　＜第４図（Ｂ））および副同期信号ＣＰ
、（第４図（Ａ））に基づき、タイミング発生回路ＴＡ
、が各種タイミングパルスを発生する。

このタイミング発生回路ＴＡＩは、主同期信号ＣＰ２の
第１番目から第１２番目までの、パルスと同じタイミン
グで１２個のパルスからなる読み込み信号Ａ３　（第４
図（Ｄ））を発生し、この読み込み信号Ａ３をシフトレ
ジスタＳＲ，のクロ・ツク入力端ＣＫに加える。それに
より、シフトレジスタＳＲ，は受信機ＲＣから送られる
送信信号ＤＰ（アドレスデータ＋制御データ：第４図（
Ｃ））を順次シフトしながら読み込むことになる。

このシフトレジスタＳＲ，が読み込み信号Ａ３（第５図
（Ａ））によって送信信号ＤＰを読み込んでいる途中、
具体的には、読み込み信号Ａ３として８個のパルスを出
力して、送信信号ＤＰのうち８ビツトのアドレスデータ
がシフトレジスタＳＲ１に読み込まれ、シフトレジスタ
ＳＲ，の出力端Ｑ１〜Ｑ８からアドレスデータが並列に
出力されている状態において、すなわち、主同期信号Ｃ
Ｐ２の第８番目と第９番目のパルスの間にある副同期信
号ＣＰ１のパルスと同しタイミングでタイミング発生回
路ＴＡ、がアドレス一致タイミング判別信号Ａ、（第５
図（Ｂ））を発生し、アドレス一致検出回路ＡＤ、へ送
る。

アドレス一致検出回路ＡＤ、は、アドレス一致タイミン
グ判別信号Ａ４により、シフトレジスタＳＲ，の出力端
Ｑ１〜Ｑ８より出力されるアドレスデータと８個のアド
レス設定スイッチ群ＳＷ。

によって設定された自己アドレスとを比較判別し、両ア
ドレスが一致したときに出力端Ｑにアドレス一致信号を
発生し、これを出力回路ＤＲに加える。

また、上記アドレス一致信号発生後も、シフトレジスタ
ＳＲ，は送信信号ＤＰの読み込みを続け、主同期信号ｃ
ｐ２の第９番目ないし第１２番目のパルスと同じタイミ
ングでタイミング発生回路ＴＡ１が出力タイミングパル
スＡ、、Ａ７．Ａ８（第５図（Ｆ）、（Ｇ）、（Ｈ））
をそれぞれ発生し、これを出力回路ＤＲに加える。

出力回路ＤＲはアドレス一致信号が入力された状態にお
いて、出力タイミングパルスＡ６．Ａ７Ａ８が加えられ
たときに、シフトレジスタＳＲ。

の出力端Ｑ１〜Ｑ３から出力されてデータ入力端Ｄ１〜
Ｄ３に入力される制御データを出力端Ｑ。

〜Ｑ３より出力し、遅延回路ＤＬ、〜ＤＬ３を介してリ
レーＲＹ、〜ＲＹ３を制御する。

また、タイミング発生回路ＴＡ、は、主同期信号ｃｐ２
の第１２番目と第１３番目のパルスの間の副同期信号Ｃ
Ｐ１のパルスと同じタイミングでリセット信号Ａ５　（
第５図（Ｅ））を発生し、これをアドレス一致検出回路
ＡＤＩに加える。これにより、アドレス一致検出回路Ａ
ＤＩはアドレス一致信号の出力を停止する。

また、タイミング発生回路ＴＡ＋は、主同期信号ＣＰ２
の第８番目と第９番目のパルスの間の副同期信号ＣＰｌ
のパルスと同しタイミングで立上がる読み込み信号Ａ２
　（第５図（Ｄ））を発生し、シフトレジスタＳＲ２に
加える。シフトレジスタＳＲ２は入力端Ｐ１〜Ｐ４に加
えられる３ビツトの監視データを読み込む。この監視デ
ータはホトカプラＰＣＩ〜ＰＣ３を介して入力される。

この後、タイミング発生回路ＴＡ、は、主同期信号ＣＰ
２の第９番目から第１２番目までのパルスと同じタイミ
ングで送り出しタイミング信号Ａ１（第５図（Ｃ））を
発生して監視データを順次シフトしながら出力端Ｑより
返信信号ＲＤとして送り出す。

なお、返信信号ＲＤは、アドレス指定があったときのみ
発信されるものであり、回路図には示していないが、例
えばアドレス一致信号が出力されたときのみ監視データ
が発生するように構成したり、あるいは送り出しタイミ
ング信号Ａ１をアドレス一致信号発生時のみ発生させる
ようにすることで実現できる。

アドレス一致検出回路ＡＤ、は、具体的には第６図に示
すような回路で実現される。第６図においてエクスクル
−シブオア回路ＥＸ、〜ＥＸ８とアンド回路ＡＮ、はア
ドレスデータ（Ｄ、〜Ｄｏ）と自己アドレス（Ｄｌ　′
〜Ｄ８′）とをそれぞれ個別に比較し、すべてが一致し
たときにアンド回路ＡＮ、の出力が高レベルとなり、こ
のアンド回路ＡＮ、の出力をＤフリップフロップＦＦＩ
がアドレス一致判別タイミング信号へ４に応答して保持
し、リセット信号Ａ５によりＤフリップフロップＦＦ、
かリセットされるようになっている。

出力回路ＤＲは、具体的には第７図に示すような回路で
実現される。第７図において、アンド回路ＡＮ２〜ＡＮ
４は、アドレス一致信号が出力されたときに開いて制御
データ（ＤＩ−Ｄ：ｌ）を通し、アンド回路ＡＮ６〜Ａ
Ｎｙは、出力タイミングパルスＡ６．ＡＶ、Ａｓが出力
されたときに開いて制御データ（Ｄ　Ｉ　−Ｄ３　）を
通すようにしている。

このような多重伝送制御システムは、現場で施工される
が、その工事中には、信号線、電源線等の幹線の配線お
よび中継器に接続されるセンサ。

ダンパ等への配線が正しく行われていなくて中継器トラ
ブルが発生する場合と、中継器自体の不良によるトラブ
ルが発生する場合との二つが起こるおそれがある。

このようなトラブルに対して、その原因を早く判別して
トラブルに対処するために中継器を個別にチェックでき
るチェッカが要望されていた。

（発明の目的） この発明は、中継器を個別にチェックすることができる
多重伝送用中継器チェッカを提供することを目面とする
。

〔発明の開示〕

この発明の多重伝送用中継器チェッカは、受信機より電
源電圧と主同期信号および副同期信号とアドレスデータ
および制御データからなる送信信号とが送られ前記アド
レスデータと自己アドレスとが一致したときに前記制御
データに応じて端末器を制御し、前記端末器の制御状態
の監視データからなる返信信号を前記制御データと同じ
タイミングで前記受信機へ送る中継器をチェックするた
めの多重伝送用中継器チェッカであって、チェックすべ
き中継器のアドレスデータおよび制御データを発生し、
データ送信完了検出パルスが入力される毎にアドレスデ
ータおよび制御データのいずれか一方を第１番目のもの
から順次変化させるアドレスおよび制御データ発生手段
と、前記主同期信号および副同期信号を発生する同期信
号発生回路と、前記中継器に対する電源電圧を発生する
電源回路と、送信開始スイッチと、この送信開始スイッ
チの操作およびデータ送信完了検出パルスに応答して前
記アドレスおよび制御データ発生手段から出力されるア
ドレスデータおよび制御データを読み込んで前記送信信
号として直列に送り出す第１のシフトレジスタと、前記
中継器から送られる返信信号の監視データを順次シフト
しながら読み込んで並列に出力する第２のシフトレジス
タと、この第２のシフトレジスタの出力を表示する表示
器と、１組のアドレスデータおよび制御データの送信完
了時にデータ送信完了検出パルスを前記アドレスおよび
制御データ発生手段および前記第１のシフトレジスタへ
与える送信完了検出手段と、前記アドレスおよび制御デ
ータ発生手段から発生するアドレスデータおよび制御デ
ータのいずれか一方が最終番のものとなったときに前記
送信完了検出パルスの前記アドレスおよび制御データ発
生手段への供給を遮断する遮断手段とを備える構成にし
たことを特徴とする。

以下この発明の実施例を図面に基づいて詳細に説明する
。

この発明の一実施例の多重伝送用中継器チェッカを第８
図ないし第１１図に基づいて説明する。

この多重伝送用中ｌｌ器チェッカは、第８図に示すよう
に、試験時において、受信ｆｉＲｃに代えて６本の伝送
線ｔ、、−Ｌ６を介して中継器Ｔｃ、−’ｒＣ８に接続
されるものである。６本の内分けは、前記したとおりで
ある。

この多重伝送用中継器チェッカは、ＡＣｌｏｏＶの交流
電源ＡＣによって充電されるバクテリ電源ＢＴが各回路
部に電源電圧を供給するとともに中継器ＴＣ１〜ＴＣ８
に＋１２Ｖの電圧を供給する。

そして、タイミング発生回路ＴＡ２は、常時主同期信号
ｃｐ２　（第９図（Ｅ））および副同期信号ｃｐ、（第
９図（Ｄ））を発生しており、第９図（Ａ）に示すよう
に、送信開始スイッチｓｗ２を操作すると、スイッチ入
力回路ｓ１が送信開始パルスＢｓ　（第９図（Ｂ））を
発生し、タイミング発生回路ＴＡ２およびアンプダウン
カウンタＵＤＣに加える。タイミング発生回路ＴＡ２は
、送信開始パルスＢ６と副同期信号ｃＰ１とをもとにし
て、主同期信号ＣＰ２の第１番目のパルスの半周期前の
副同期信号ＣＰｌのパルスと同じタイミングで立上がる
読み込みタイミング信号Ｂ？　（第９図（Ｉ））を発生
し、主同期信号ｃｐ２の第１番目のパルスの半周期前の
副同期信号ＣＰ１のパルスから第１２番目のパルスの半
周期前の副同期信号ＣＰ１のパルスまでの各パルスの後
縁のタイミングで、シフト信号Ｂ３　（第９図（Ｆ））
およびゲート信号Ｂ４　（第９図（Ｇ））を発生する。

一方、アップダウンカウンタＵＤＣは、送信開始パルス
Ｂ６が入力されると、スタートアドレス設定スイッチ群
５Ｗ３Ａにより設定されたスタートアドレス、例えば１
番地をブリセントする。

シフトレジスタＳＲ３は読み込みタイミング信号Ｂ７の
タイミングでアップダウンカウンタＵＤＣより出力され
る１番地を示すアドレスデータを読み込み、シフトレジ
スタＳＲ４は同じタイミングで制御データ設定スイッチ
群ＳＷ４により設定された制御データを読み込み、シフ
トレジスタＳＲ３，ＳＲ４はシフト信号Ｂ３によって読
み込んだアドレスデータおよび制御データを順次シフト
し、ケート制御信号Ｂ４で制御されるアンド回路ＡＮ８
をとおしてゲート制御信号Ｂ４のパルス幅を有する送信
信号ＤＰ（第９図（Ｈ））を出力する。

また、タイミング発生回路ＴＡ２は、主同期信号ＣＰ２
の第９番目から第１２番目までのパルスの各々と同じタ
イミングで読み込み信号Ｂ６　（第１０図（Ａ））を発
生し、シフトレジスタＳＲ５がこの読み込み信号Ｂ５に
基づいて返信信号ＲＤ（第１θ図（Ｂ））を順次読み込
み、監視データを出力端ＱＯ−Ｑ３に出力し、これによ
って表示素子ＬＥＤ、〜ＬＥＤ、が駆動され、監視デー
タが表示素子ＬＥＤ、〜ＬＥＤ４で表示されることにな
る。なお、第１０図（Ｂ）の返信信号ＲＤは破線で示す
パルスが出ていないときに２の制御が完了したことを表
す。

そして、読み込みタイミング信号Ｂ７が立下がると、こ
の立下がりを立下がり検出回路ＤＦが検出して立下がり
エツジパルス（データ送信完了バルス）を発生する。こ
の立下がりエツジパルスはアントゲ−）　Ａ　Ｎ　ｓを
通って第９図（Ｊ）の波形となり、さらにオアゲートＯ
Ｒ，を通ってタイミング発生回路ＴＡ２に入力されるこ
とになり、送信開始パルスが入力されたときと同様の動
作を行う。ただしこの場合には、アンドゲートＡＮ９の
出力がアップダウンカウンタＵＤＣのクロック入力端Ｃ
Ｋに入力されるため、アップダウンカウンタＵＤＣのカ
ウント値が前回の１から２へ変化することになり、今回
は２番地を示すアドレスデータを前回と同じ制御データ
とともに送信し、かつ前回と同様に監視データを取り込
んで表示する。

以後、上記と同じ動作が繰り返され、順次具なる番地を
示すアドレスデータと制御データとを順次送信するとと
もに、監視データを取り込んで表示する。

そして、アップダウンカウンタＵＤＣが出力するアドレ
スデータが、ストップアドレス設定スイッチ群５ｗ３Ｂ
により設定されたアドレスデータ（例えば８番地を示す
もの）と一致したときに一致検出回路ＡＤ２の出力が高
レベルから低レベルに変化して、アンドゲートＡＮ９が
閉じ、タイミング発生回路ＴＡ２へのパルス入力が遮断
され、すべての動作が停止する。

つぎに、この多重伝送用中継器チェッカの操作手順につ
いて説明する。

■　スタートアドレス設定スイッチ群５Ｗ３Ａおよびス
トップアドレス設定スイッチ群５Ｗ３Ｂをチェックすべ
き中継器のスタートアドレスおよびストップアドレスに
セントする。

■　制御データ設定スイッチ群ＳＷ４をチェックすべき
制御状態にセントする。

■　送信開始スイッチｓｗ２を押す（制御サイクル）。

例えば、中継器アドレスを１、制御を２とすれば、送信
信号ＤＰは第１１図（Ａ）のようになり、アドレス１の
中ｍ器ＴＣ，から返信される返信信号ＲＤは第１１図（
Ｃ）のようになり、このときの返信信号ＲＤは一つ前の
制御状態に対応するもので、監視データとはならない。

■　送信開始スイッチＳＷ２を押す（監視サイクル）。

このときの送信信号ＤＰは第１１図（Ｂ）のようになり
、アドレス１の中継器ＴＣ１から返信される返信信号Ｒ
Ｄは第１１図（Ｄ）のようになり、このときの返信信号
ＲＤの監視データは■において送信した送信信号ＤＰの
制御データに対応した結果を示すものであり、■におけ
る制御データと■における監視データとを比較すれば、
アドレスｌの中継器ＴＣ１の制御２の動作がチェックで
きる。アドレス２〜８の中継器ＴＣ２〜ＴＣ，について
も同様にチェックできる。

なお、このチェッカは各制御について順次行う。

このように構成した結果、各中継器ＴＣ，〜ＴＣ８の回
路のチェック、中継器渡り線のチェック。

端末器配線のチェックを行うことができる。また、ハソ
テリ電ｓＢＴによって作動し、かつ小型軽量であるため
、持ち運びが容易であり、中継器トラブルの原因解明を
迅速に行うことができる。

この発明の他の実施例を第１２図および第１３図に基づ
いて説明する。この多重伝送用中継器チェッカは、第１
２図に示すように、オアゲートＯＲ１とタイミング発生
回路ＴＡ２との間に遅延時間を調整できる遅延回路ＤＬ
を介挿し、微分回路ＤＦの出力パルスがタイミング発生
回路ＴＡ２に加えられるタイミングを調整できるように
したものである。

このように構成したため、送信開始スイッチＳＷ２を１
回押すだけで、すべての中継器ＴＣ，〜ＴＣ８に対して
同一の制御データを送ることができ、操作がきわめて容
易になる。また、・制御サイクルでは遅延回路ＤＬの遅
延時間を短くすることで、各中継ＷＴＣ，〜ＴＣ８への
アドレスおよび制御データの送信間隔Ｔを短くすること
ができて、制御を迅速に行うことができる（全制御時間
を短くできる）。一方、監視サイクルでは、遅延回路Ｄ
Ｌの遅延時間を長くすることで各中継器ＴＣ。

〜ＴＣ８へのアドレスおよび制御データの送信間隔Ｔを
長くすることができ、したがって各中継器Ｔ　Ｃｌａ〜
ＴＣ８からの監視データの受信間隔を長くすることがで
き、したがって監視データを表示する表示素子ＬＥＤ、
〜ＬＥＤ４の点灯時間を長くすることができ、その結果
、各中継器ＴＣ１〜ＴＣ８の制御データと監視データの
突き合わせを余裕をもって行うことができ、動作のチェ
ックを確実に行うことができる。

また、外部機器（端末器）制御がかかっている時間が重
ならないようにできることにより、最大消費電流を少な
く抑えることができる。

なお、上記実施例では、アドレスデータを１番地から８
番地まで自動的に変化させて、各中継器ＴＣ，−Ｔｃｅ
に対する同一の制御を送信開始スイッチＳＷ２の一度の
操作で行うことができるようにしたが、制御データの方
を自動的に変えるようにしてもよい。この場合は、前回
の制御データに対応する監視データが今回得られ、今回
の制御データに対応する監視データが次回に得られるこ
とになる。すなわち、制御データを１サイクル毎に順次
変化（アドレスデータは同じ）させていった場合、この
制御データに対する動作状態を示す監視データは１サイ
クル遅れて得られることになり、あるサイクルの制御デ
ータとその次のサイクルスの監視データとを比較するこ
とによりチェックを行うことができる。

また、アドレスデータおよび制御データの両方を順次変
更（例えばアドレスデータと制御データの組合せが総当
たりとなるように）してもよい。

この場合の操作手順はアドレスデータ変更のときの手順
と制御データ変更のときの手順の組合せとなる。

〔発明の効果〕

この発明の多重伝送用中＄１５チェッカによれば、きわ
めて簡単な操作を行うだけですべての中継器を個別にチ
ェックすることができ、各中継器のトラブルの解明を迅
速に行うことができる。また、第２の発明はさらに全制
御時間を短くできるとともに動作チェックを確実に行う
ことができる。

【図面の簡単な説明】

第１図は従来の多重伝送制御システムの概略図、第２図
はその中継器の回路図、第３（１！Ｊ、第４図および第
５図はその各部のタイミング図、第６図および第７図は
中継器の要部具体回路図、第８図はこの発明の一実施例
の多重伝送用中継器チェッカの回路図、第９図、第１０
図および第１１図はその各部のタイミング図、第１２図
はこの発明の他の実施例の多重伝送用中継器チェッカの
要部回路図、第１３図はそのタイミング図である。 ＢＴ・・・バフテリ電源、ＳＷ２・・・送信開始スイッ
チ、ＴＡ２・・・タイミング発生回路、ＳＲ３，ＳＲ４
゜ＳＲ５・・・シフトレジスタ、ＳＷ、３・・・アドレ
スデータ設定スイッチ、ＳＷ４・・・制御データ設定ス
イッチ、ＬＥＤＩ−ＬＥＤ４・・・表示素子、ＤＬ・・
・遅延回路、ＤＦ・・・立下がり検出回路 第１図

Claims (1)

1. 【特許請求の範囲】 ｆｉｌ　受信機より電源電圧と主同期信号および副同期
   信号とアドレスデータおよび制御データからなる送信信
   号とが送られ前記アドレスデータと自己アドレスとが一
   致したときに前記制御データに応じて端末器を制御し、
   前記端末器の制御状態の監視データからなる返信信号を
   前記制御データと同じタイミングで前記受信機へ送る中
   継器をチェックするための多重伝送用中継器チェ、力で
   あって、 チェックすべき中継器のアドレスデータおよび制御デー
   タを発生し、データ送信完了検出パルスが入力される毎
   にアドレスデータおよび制御データのいずれか一方を第
   １番目のものから順次変化させるアドレスおよび制御デ
   ータ発生手段と、前記主同期信号および副同期信号を発
   生する同期信号発生回路と、前記中継器に対する電源電
   圧を発生する電源回路と、送信開始スイッチと、この送
   信開始スイッチの操作およびデータ送信完了検出パルス
   に応答して前記アドレスおよび制御データ発生手段から
   出力されるアドレスデータおよび制御データを読み込ん
   で前記送信信号として直列に送り出す第１のシフトレジ
   スタと、前記中継器から送られる返信信号の監視データ
   を順次シフトしながら読み込んで並列に出力する第２の
   シフトレジスタと、この第２のシフトレジスタの出力を
   表示する表示器と、１組のアドレスデータおよび制御デ
   ータの送信完了時にデータ送信完了検出パルスを前記ア
   ドレスおよび制御データ発生手段および前記第１のシフ
   トレジスタへ与える送信完了検出手段と、前記アドレス
   および制御データ発生手段から発生するアドレスデータ
   および制御データのいずれか一方が最終番のものとなっ
   たときに前記送信完了検出パルスの前記アドレスおよび
   制御データ発生手段への供給を遮断する遮断手段とを備
   えた多重伝送用中継器チェッカ。 （２）　受信機より電源電圧と主同期信号および副同期
   信号とアドレスデータおよび制御データからなる送信信
   号とが送られ前記アドレスデータと自己アドレスとが一
   致したときに前記制御データに応じて端末器を制御し、
   前記端末器の制御データの監視データからなる返信信号
   を前記制御データと同じタイミングで前記受信機へ送る
   中継器をチェックするための多重伝送用中継器チェ・７
   カであって、 チェックすべき中継器のアドレスデータおよび制御デー
   タを発生し、データ送信完了検出パルスが入力される毎
   にアドレスデータおよび制御データのいずれか一方を第
   １番目のものから順次変化させるアドレスおよび制御デ
   ータ発生手段と、前記主同期信号および副同期信号を発
   生する同期信号発生回路と、前記中継器に対する電源電
   圧を発生する電源回路と、送信開始スイッチと、この送
   信開始スイッチの操作に基づく開始パルスおよびデータ
   送信完了検出パルスに応答して前記アドレスおよび制御
   データ発生手段から出力されるアドレスデータおよび制
   御データを読み込んで前記送信信号として直列に送り出
   す第１のシフトレジスタと、前記中継器から送られる返
   信信号の監視データを順次シフトしながら読み込んで並
   列に出力する第２のシフトレジスタと、この第２のシフ
   トレジスタの出力を表示する表示器と、１組のアドレス
   データおよび制御データの送信完了時にデータ送信完了
   検出パルスを前記アドレスおよび制御データ発生手段お
   よび前記第１のシフトレジスタへ与える送信完了検出手
   段と、前記アドレスおよび制御データ発生手段から発生
   するアドレスデータおよび制御データのいずれか一方が
   最終番のものとなったときに前記送信完了検出パルスの
   前記アドレスおよび制御データ先住手段への供給を遮断
   する遮断手段と、前記送信完了検出手段から出力される
   データ送信完了検出パルスを遅延して前記第１のシフト
   レジスタへ与える可変遅延回路とを備えた多重伝送用中
   継器チェッカ。