JPS60200358A - 情報処理システム - Google Patents
情報処理システムInfo
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- JPS60200358A JPS60200358A JP5601584A JP5601584A JPS60200358A JP S60200358 A JPS60200358 A JP S60200358A JP 5601584 A JP5601584 A JP 5601584A JP 5601584 A JP5601584 A JP 5601584A JP S60200358 A JPS60200358 A JP S60200358A
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- JP
- Japan
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- microcomputer
- information processing
- microcomputer system
- data
- systems
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、情報処理システムに関するもので、例えば
、複数のマイクロコンピュータシステムによって構成さ
れる情報処理システムに有効な技術に関するものである
。
、複数のマイクロコンピュータシステムによって構成さ
れる情報処理システムに有効な技術に関するものである
。
従来より、複数のマイクロコンピュータシステムを用い
て情報処理能力を高める情報処理システムが考えられて
いる。この場合、マイクロコンピュータシステム間でデ
ータ等の授受を行う必要があるが、両マイクロコンピュ
ータシステムが独自のクロックにより非同期で動作して
いる場合、その通信機能を用いてデータの授受を行うこ
とになるため、データの転送に多くの時間を費やしてし
まうという問題が生じる。したがって、複数のマイクロ
コンピュータシステムを用いても、その情報処理機能を
十分に活用することにはならなく、処理機能も限定され
たものになってしまう。
て情報処理能力を高める情報処理システムが考えられて
いる。この場合、マイクロコンピュータシステム間でデ
ータ等の授受を行う必要があるが、両マイクロコンピュ
ータシステムが独自のクロックにより非同期で動作して
いる場合、その通信機能を用いてデータの授受を行うこ
とになるため、データの転送に多くの時間を費やしてし
まうという問題が生じる。したがって、複数のマイクロ
コンピュータシステムを用いても、その情報処理機能を
十分に活用することにはならなく、処理機能も限定され
たものになってしまう。
この発明の目的は、簡単なシステム構成により、複数の
マイクロコンピュータシステムを用いて情報処理機能の
向上を図った情報処理システムを提供することにある。
マイクロコンピュータシステムを用いて情報処理機能の
向上を図った情報処理システムを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、独自のクロックで動作する複数のマイクロコ
ンピュータシステムのうち、第１のマイクロコンピュー
タシステム側に、第１．第２共通のＲＡＭ （ＰＲＡＭ
）持ち、この記憶装置（ＲＡＭ）にデータに対する選択
的なデータ授受を利用して、複数のマイクロコンピュー
タシステム間の結合を密接に行うようにするものである
。
ンピュータシステムのうち、第１のマイクロコンピュー
タシステム側に、第１．第２共通のＲＡＭ （ＰＲＡＭ
）持ち、この記憶装置（ＲＡＭ）にデータに対する選択
的なデータ授受を利用して、複数のマイクロコンピュー
タシステム間の結合を密接に行うようにするものである
。
第１図には、マイクロコンピュータシステムを構成する
中央処理装置（以下、マイクロプロセッサＣＰＵと称す
る）のブロック図が示されている。
中央処理装置（以下、マイクロプロセッサＣＰＵと称す
る）のブロック図が示されている。
特に開閉されないが、同図のマイクロプロセッサは、公
知の半導体集積回路の製造技術によって１個のシリコン
のような半導体基板上において形成される。また、特に
制限されないが、この実施例では、１６ビツトの論理ア
ドレス信号を持つ８ビツト構成のマイクロプロセッサを
示している。
知の半導体集積回路の製造技術によって１個のシリコン
のような半導体基板上において形成される。また、特に
制限されないが、この実施例では、１６ビツトの論理ア
ドレス信号を持つ８ビツト構成のマイクロプロセッサを
示している。
この実施例のマイクロプロセッサは、その機能別に分け
ると演算部、制御部及びレジスタ部から構成されている
。すなわち、演算部は、算術演算及び論理演算を行うも
ので、算術論理演算ユニットＡ Ｌ Ｕ、アキュムレー
タＡＣＣ，アキュムレークラッチＦＦ、一時レジスタＲ
１，フラグフリップフロップＦＬＧ、１０進補正ＢＣＤ
等から成っている。
ると演算部、制御部及びレジスタ部から構成されている
。すなわち、演算部は、算術演算及び論理演算を行うも
ので、算術論理演算ユニットＡ Ｌ Ｕ、アキュムレー
タＡＣＣ，アキュムレークラッチＦＦ、一時レジスタＲ
１，フラグフリップフロップＦＬＧ、１０進補正ＢＣＤ
等から成っている。
制御部は、マイクロプロセッサの働きを制御するもので
あり、命令レジスクＯＰＲ，命令デコーダとマシンサイ
クルエンコーダ０Ｐ−ＤＣＲ，タイミングと制御回路Ｔ
’Ｃ等から成っている。
あり、命令レジスクＯＰＲ，命令デコーダとマシンサイ
クルエンコーダ０Ｐ−ＤＣＲ，タイミングと制御回路Ｔ
’Ｃ等から成っている。
レジスタ部は、マイクロプロセッサ内の内部メモリとい
った機能を持ち、汎用ワーキングレジスタ及び一時レジ
スタＲ２ないしＲ８，スタックポインタＳＰ、プログラ
ムカウンタＰＣ，インクリメンタ／デクリメンタとアド
レスチッチＡＤ、レジスタ選択回路ＳＬ、及びマルチプ
レクサＭＰＸ等から成っている。上記アドレスラッチの
論理アドレス信号ＡＯ〜Ａ１５は、アドレスバンファＡ
ＤＢを介して出力される。
った機能を持ち、汎用ワーキングレジスタ及び一時レジ
スタＲ２ないしＲ８，スタックポインタＳＰ、プログラ
ムカウンタＰＣ，インクリメンタ／デクリメンタとアド
レスチッチＡＤ、レジスタ選択回路ＳＬ、及びマルチプ
レクサＭＰＸ等から成っている。上記アドレスラッチの
論理アドレス信号ＡＯ〜Ａ１５は、アドレスバンファＡ
ＤＢを介して出力される。
第２図には、上記マイクロプロセッサＣＰＵを中心とし
て情報処理を行う情報処理システムの一実施例のブロッ
ク図が示されている。
て情報処理を行う情報処理システムの一実施例のブロッ
ク図が示されている。
この実施例では、マイクロプロセッサＣＰＵ−Ｍと代表
として示されているＲＡＭ （ランダム・アクセス・メ
モリ）と、ＲＯＭ （リード・オンリー・メモリ）とに
よってメインマイクロコンピュータシステムＭＣが構成
される。特に制限されないが、このマイクロコンピュー
タシステムは、１枚のプリント配線基板に実装されたボ
ードコンピータを構成する。また、マイクロプロセッサ
ＣＰＵ−３と、代表として示されているＲＡＭ、ＲＯＭ
とにより、上記同様にサブマイクロコンピュータシステ
ムＳＣが構成される。上記２つのマイクロコンピュータ
システムは、それぞれ独自のクロックにより非同期で動
作するものである。これらの？Ｊｌのマイクロコンピュ
ータシステムを従属関係のもとに結合して、１つの情報
処理システムを構成するにあたり、次の回路装置が設け
られる。
として示されているＲＡＭ （ランダム・アクセス・メ
モリ）と、ＲＯＭ （リード・オンリー・メモリ）とに
よってメインマイクロコンピュータシステムＭＣが構成
される。特に制限されないが、このマイクロコンピュー
タシステムは、１枚のプリント配線基板に実装されたボ
ードコンピータを構成する。また、マイクロプロセッサ
ＣＰＵ−３と、代表として示されているＲＡＭ、ＲＯＭ
とにより、上記同様にサブマイクロコンピュータシステ
ムＳＣが構成される。上記２つのマイクロコンピュータ
システムは、それぞれ独自のクロックにより非同期で動
作するものである。これらの？Ｊｌのマイクロコンピュ
ータシステムを従属関係のもとに結合して、１つの情報
処理システムを構成するにあたり、次の回路装置が設け
られる。
上記各マイクロコンピュータシステムは、それぞれ６４
にのアドレス空間を持つものであるが、その一部のアド
レス空間内に、特に制限されないが、半導体集積回路装
置で構成された第１の記憶装置ＰＲＡＭと、第２の記憶
装置Ｃ，ＲＡＭとが設けられる。上記第１の記憶装置Ｐ
ＲＡＭは、サブマイクロコンピュータシステム５ＣｆＪ
ＩＪに与えられる命令語またはこの５ＣＯＩＩＪから与
えられるデータを記憶するために用いられ、特に制限さ
れないが、約ＩＫバイト（１バイトは８ビツト）の記憶
容量を持っている。また、第２の記憶装置ＣＲＡＭは、
メイン及びサブマイクロコンピュータシステムＭＣ，Ｓ
Ｃのバスを制御するためのバス制御信号を形成するため
に用いられる。したがって、上記第１の記１．＠装置は
、×８ビット構成（マイクロプロセッサＣＰＵ−３のビ
ット数により決定される）とされ、上記第２の記憶装置
は、必要な信号数に従って例えば×４ビット構成とされ
る。そして４、両マイクロコンピュータシステムから上
記第１の記憶装置ＦｆｆｉＰＲＡＭに対するデータの授
受を選択的に行うため、マルチプレクサとバスコントロ
ーラ（データバス切り換え制御装置）が設けられている
。
にのアドレス空間を持つものであるが、その一部のアド
レス空間内に、特に制限されないが、半導体集積回路装
置で構成された第１の記憶装置ＰＲＡＭと、第２の記憶
装置Ｃ，ＲＡＭとが設けられる。上記第１の記憶装置Ｐ
ＲＡＭは、サブマイクロコンピュータシステム５ＣｆＪ
ＩＪに与えられる命令語またはこの５ＣＯＩＩＪから与
えられるデータを記憶するために用いられ、特に制限さ
れないが、約ＩＫバイト（１バイトは８ビツト）の記憶
容量を持っている。また、第２の記憶装置ＣＲＡＭは、
メイン及びサブマイクロコンピュータシステムＭＣ，Ｓ
Ｃのバスを制御するためのバス制御信号を形成するため
に用いられる。したがって、上記第１の記１．＠装置は
、×８ビット構成（マイクロプロセッサＣＰＵ−３のビ
ット数により決定される）とされ、上記第２の記憶装置
は、必要な信号数に従って例えば×４ビット構成とされ
る。そして４、両マイクロコンピュータシステムから上
記第１の記憶装置ＦｆｆｉＰＲＡＭに対するデータの授
受を選択的に行うため、マルチプレクサとバスコントロ
ーラ（データバス切り換え制御装置）が設けられている
。
上記メインマイクロコンピュータシステムＭＣからサブ
マイクロコンピュータシステムＳＣを従属的に制御する
ため、上記第２の記憶装ｆｉｃＲＡＭには、メインマイ
クロコンピュータシステムＭＣからのみ情報の授受が行
われ、この第２の記憶装置の記憶情報は、上記サブマイ
クロコンピュータシステムＳＣの制御信号Ｇ Ｏ、Ｅ
Ｎ Ａ Ｂ Ｌ 、 ＥＮＤ等が形成される。
マイクロコンピュータシステムＳＣを従属的に制御する
ため、上記第２の記憶装ｆｉｃＲＡＭには、メインマイ
クロコンピュータシステムＭＣからのみ情報の授受が行
われ、この第２の記憶装置の記憶情報は、上記サブマイ
クロコンピュータシステムＳＣの制御信号Ｇ Ｏ、Ｅ
Ｎ Ａ Ｂ Ｌ 、 ＥＮＤ等が形成される。
この実施例の情報処理システムによる情報処理動作を次
に説明する。
に説明する。
上記両マイクロコンピュータシステムは、独自のクロッ
クで動作する。また、ＳＣはＭＣの制御下で動作する。
クで動作する。また、ＳＣはＭＣの制御下で動作する。
ＭＣからＳＣのアドレス空間のデータやプログラムを読
む場合は、ＰＲＡＭに、ロード命令、ストア命令をセッ
トし、ＣＲＡＭにデータバス制御信号をセットする。Ｓ
Ｃ側への起動信号により、ｃｐｕ−ｓはＰＲＡＭより命
令を受け取り（ロード命令＞ 、ｃｐｕ−ｓの空間から
データを読み、次のライト命令によりＰＲＡＭにライト
するくバス制御は、ＣＲＡＭのＵＳＥＮ、ＥＮＤ）が行
う。
む場合は、ＰＲＡＭに、ロード命令、ストア命令をセッ
トし、ＣＲＡＭにデータバス制御信号をセットする。Ｓ
Ｃ側への起動信号により、ｃｐｕ−ｓはＰＲＡＭより命
令を受け取り（ロード命令＞ 、ｃｐｕ−ｓの空間から
データを読み、次のライト命令によりＰＲＡＭにライト
するくバス制御は、ＣＲＡＭのＵＳＥＮ、ＥＮＤ）が行
う。
ＳＣ側に書込む場合は、同じ＜ＰＲＡＭにロード命令、
ストア命令をセットし、起動信号を送る。
ストア命令をセットし、起動信号を送る。
このときライト命令によって書込む場合はＰＲＡＭでは
なく、ＳＣのアドレス空間である。このようにデータバ
スコントロールをするのがＣＲＡＭである。ＰＲＡＭは
にセットする命令を細かく変えることによって、いろい
ろの処理を可能にし、ＳＣ側の情報は、Ｐ ＲＡ Ｍを
経由して全てＭＣ側で抵折できる。
なく、ＳＣのアドレス空間である。このようにデータバ
スコントロールをするのがＣＲＡＭである。ＰＲＡＭは
にセットする命令を細かく変えることによって、いろい
ろの処理を可能にし、ＳＣ側の情報は、Ｐ ＲＡ Ｍを
経由して全てＭＣ側で抵折できる。
ＳＣ側のアドレス空間上にあるプログラムを連続的に起
動させる場合は、上記のように起動信号を与え、ＣＲＡ
Ｍ上のＧＯ倍信号て制御する。ＳＣは、Ｇｏ倍信号くる
と、ＰＲＡＭとは完全に分呂１１され、ＳＣ側だけのク
ローズしたシステムで動作する。上述した制御信号Ｇｏ
、ＵＳＥＮ及びＥＮＤの働きは以下のとおりである。
動させる場合は、上記のように起動信号を与え、ＣＲＡ
Ｍ上のＧＯ倍信号て制御する。ＳＣは、Ｇｏ倍信号くる
と、ＰＲＡＭとは完全に分呂１１され、ＳＣ側だけのク
ローズしたシステムで動作する。上述した制御信号Ｇｏ
、ＵＳＥＮ及びＥＮＤの働きは以下のとおりである。
ＧＯｓＳＣ側にあるプログラムを連続的に動作させる。
ＩＪＳＦ）Ｎ：ＰＲＡＭとバスが接続されているときに
、このイハ号により一時的に切断してＳＣ空間と接続す
る。
、このイハ号により一時的に切断してＳＣ空間と接続す
る。
ＥＮＤ ： ＰＲＡＭとＳＣ側のバスを切り離す。
このようにして、上記第１．第２の記憶装置を介してメ
インマイクロコンピュータシステムＭＣの処理プログラ
ムに従ってサブマイクロコンピュータシステムＳＣを密
接な従属関係で制御するものである。
インマイクロコンピュータシステムＭＣの処理プログラ
ムに従ってサブマイクロコンピュータシステムＳＣを密
接な従属関係で制御するものである。
（ｌ）各マイクロコンピュータシステムは、独自のクロ
ックにより動作しているので、その情報処理動作が互い
に影響を受けることがなく、それぞれの処理能力を最大
限に活用することができるというす１果が得られる。
ックにより動作しているので、その情報処理動作が互い
に影響を受けることがなく、それぞれの処理能力を最大
限に活用することができるというす１果が得られる。
（２）上記第１、第２の記憶装置を設けるという簡単な
システムの追加により、両マイクロコンピュータシステ
ムを独自のクロックにより非同期で情報処理を行うとと
もに、サブマイクロコンピュータシステムの処理プログ
ラム及び処理データをメインマイクロコンピュータシス
テムにより制御することができるという効果が得られる
。
システムの追加により、両マイクロコンピュータシステ
ムを独自のクロックにより非同期で情報処理を行うとと
もに、サブマイクロコンピュータシステムの処理プログ
ラム及び処理データをメインマイクロコンピュータシス
テムにより制御することができるという効果が得られる
。
（３１各マイクロコンピュータシステムのアドレス空間
は、上記第１及び第２の記憶装置を指定する少ないアド
レス空間しか用いていないので、各マイクロコンピュー
タシステムのアドレス空間を比較的大きくできるという
効果が得られる。
は、上記第１及び第２の記憶装置を指定する少ないアド
レス空間しか用いていないので、各マイクロコンピュー
タシステムのアドレス空間を比較的大きくできるという
効果が得られる。
（４）それぞれが記憶装置とのデータ授受を選択的に行
うことによって両マイクロコンピュータシステム間での
データ又はプログラムの授受を間接的に行うものである
ので、実質的なデータ授受に要する時間の短縮化を図る
ことができるという効果が得られる。
うことによって両マイクロコンピュータシステム間での
データ又はプログラムの授受を間接的に行うものである
ので、実質的なデータ授受に要する時間の短縮化を図る
ことができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、各マイクロコ
ンピュータシステムは、１チツプのマイクロコンピュー
タであってもよい、また、第２の記１１装置で形成しゾ
こ制御信号は、サプマ・ｆクロコンピユータに対する各
種別り込み機能を利用して第１の記憶装置に対するアク
セスを行うものと１７で、複数の割り込み処理プログラ
ムにより実行するもの等種々の実施形態を採ることがで
きるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、各マイクロコ
ンピュータシステムは、１チツプのマイクロコンピュー
タであってもよい、また、第２の記１１装置で形成しゾ
こ制御信号は、サプマ・ｆクロコンピユータに対する各
種別り込み機能を利用して第１の記憶装置に対するアク
セスを行うものと１７で、複数の割り込み処理プログラ
ムにより実行するもの等種々の実施形態を採ることがで
きるものである。
この発明は、非同期で動作する複数のマイクロコンピュ
ータシステムからなる情報処理システム、あるいは１チ
ツプマイクロコンピユータの評価ボード等に広く利用す
ることができる。
ータシステムからなる情報処理システム、あるいは１チ
ツプマイクロコンピユータの評価ボード等に広く利用す
ることができる。
第１図は、こ゛の発明に用いられるマイクロプロセッサ
の一実施例を示すブロック図、 第２図は、この発明の一実施例を示すブロック図である
。 ＡＬＵ・・算術論理演算ユニット、ＡＣＣ・・アキュム
レータ、ＦＦ・・アキュムレータラッチ。 Ｒ１・・一時レジスタ、ＦＬＧ・・フラグフリップフロ
ップ、ＢＣＤ・・ｌＯ進補正、ＯＰＲ・・命令レジスタ
、０Ｐ−ＤＣＲ・・命令デコーダとマシンサイクルエン
コーダ、’ｒｃ・・タイミングと制御回路、Ｒ１ないし
Ｒ８・・汎用ワーキングレジスタ及び一時レジスタＩＪ
Ｐ・・スタックボインク、ＰＣ・・プログラムカウンタ
、ＡＤ・・インクリメンタ／デクリメンタとアドレスチ
ッチ。 ＳＬ・・レジスタ選択回路、ＭＰＸ・・マルチプレクサ
、ＣＰＵ−Ｍ・・メインマイク−プロセッサ、ｃｐｕ−
ｓ・・サブマイクロプロセッサ、ＭＣ・・メイン゛フィ
クロコンピユー・タシステム、ＳＣ・・ザブ了・「りｒ
！コンピュータシステムｆ姶理人弁理土 高橋 四人 第 １ 図 Ｄθ〜Ｄ７ Ａθ〜Ａ１．ｆ ６ＮＴ 第 ２ 図
の一実施例を示すブロック図、 第２図は、この発明の一実施例を示すブロック図である
。 ＡＬＵ・・算術論理演算ユニット、ＡＣＣ・・アキュム
レータ、ＦＦ・・アキュムレータラッチ。 Ｒ１・・一時レジスタ、ＦＬＧ・・フラグフリップフロ
ップ、ＢＣＤ・・ｌＯ進補正、ＯＰＲ・・命令レジスタ
、０Ｐ−ＤＣＲ・・命令デコーダとマシンサイクルエン
コーダ、’ｒｃ・・タイミングと制御回路、Ｒ１ないし
Ｒ８・・汎用ワーキングレジスタ及び一時レジスタＩＪ
Ｐ・・スタックボインク、ＰＣ・・プログラムカウンタ
、ＡＤ・・インクリメンタ／デクリメンタとアドレスチ
ッチ。 ＳＬ・・レジスタ選択回路、ＭＰＸ・・マルチプレクサ
、ＣＰＵ−Ｍ・・メインマイク−プロセッサ、ｃｐｕ−
ｓ・・サブマイクロプロセッサ、ＭＣ・・メイン゛フィ
クロコンピユー・タシステム、ＳＣ・・ザブ了・「りｒ
！コンピュータシステムｆ姶理人弁理土 高橋 四人 第 １ 図 Ｄθ〜Ｄ７ Ａθ〜Ａ１．ｆ ６ＮＴ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、独自のクロックにより動作する第１のマイクロコン
ピュータシステムと、独自のクロックにより動作し、上
記第１のマイクロコンピュータシステムと同じビット構
成の第２のマイクロコンピュータシステムと、上記第１
．第２のマイクロコンピュータシステムのそれぞれのア
ドレス空間に設けられ、プログラム又はデータを記憶す
る第１の記憶装置及び第２のマイクロコンピュータシス
テムの制御信号を形成する第２の記憶装置と、上記第１
又は第２のマイクロコンピュータシステムのデータバス
と上記第１及び第２の記憶装置とを選択的に接続するデ
ータバス切り換え制御回路とを含み、上記第１及び第２
の記憶装置に対するそれぞれのデータ授受をそれぞれが
行うことにより第１のマイクロコンピュータシステムに
よって第２のマイクロコンピュータシステムの情報処理
プログラム又はデータを従属的に変更する処理機能を持
たせたことを特徴とする情報処理システム。 ２、上記第１及び第２の記憶装置は、ＲＡＭであること
を特徴とする特許請求の範囲第１項記載の情報処理シス
テム。 ３、上記第１及び第２のマイクロコンピュータシステム
は、８ビツト構成のマイクロコンピュータシステムであ
ることを特徴とする特許請求の範囲第１又は第２項記載
の情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5601584A JPS60200358A (ja) | 1984-03-26 | 1984-03-26 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5601584A JPS60200358A (ja) | 1984-03-26 | 1984-03-26 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200358A true JPS60200358A (ja) | 1985-10-09 |
Family
ID=13015229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5601584A Pending JPS60200358A (ja) | 1984-03-26 | 1984-03-26 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200358A (ja) |
-
1984
- 1984-03-26 JP JP5601584A patent/JPS60200358A/ja active Pending
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