JPH01209535A - マイクロコンピュータ・エミュレータ - Google Patents
マイクロコンピュータ・エミュレータInfo
- Publication number
- JPH01209535A JPH01209535A JP63035943A JP3594388A JPH01209535A JP H01209535 A JPH01209535 A JP H01209535A JP 63035943 A JP63035943 A JP 63035943A JP 3594388 A JP3594388 A JP 3594388A JP H01209535 A JPH01209535 A JP H01209535A
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- JP
- Japan
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- built
- circuit
- data bus
- bit
- rom
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- Pending
Links
- 239000000872 buffer Substances 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000012856 packing Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータのエミュレータに関し、
特にシングルチップマイクロコンピュータの内蔵ＲＯＭ
のエミュレーション回路に関する、〔従来の技術〕 従来、この種のエミュレータでは内蔵ＲＯＭに置かれた
プログラムの実行と外部メモリに置かれたプログラムの
実行は同一のタイミングで読み出され、内蔵ＲＯＭと外
部メモリは同一のメモリを使用することが可能であった
。また内蔵ＲＯＭエリアの実行タイミングが外部と異な
る８ビット・データ・バス幅のＣＰＵのエミュレータで
は８ビット幅の内部ＲＯＭエミュレーション回路と８ビ
ット幅の外部メモリを有し、異なるタイミングでアクセ
スしていた。
特にシングルチップマイクロコンピュータの内蔵ＲＯＭ
のエミュレーション回路に関する、〔従来の技術〕 従来、この種のエミュレータでは内蔵ＲＯＭに置かれた
プログラムの実行と外部メモリに置かれたプログラムの
実行は同一のタイミングで読み出され、内蔵ＲＯＭと外
部メモリは同一のメモリを使用することが可能であった
。また内蔵ＲＯＭエリアの実行タイミングが外部と異な
る８ビット・データ・バス幅のＣＰＵのエミュレータで
は８ビット幅の内部ＲＯＭエミュレーション回路と８ビ
ット幅の外部メモリを有し、異なるタイミングでアクセ
スしていた。
従来の８ビット幅のエミュレーションＣＰＵの場合は８
ビット幅の内蔵ＲＯＭエミュレーション回路であったが
、１６ビット・バスのＣＰＵの場合は１６ビット幅の内
蔵ＲＯＭエミュレーション回路が必要となりメモリ素子
の容量が２倍必要になるという欠点があった。
ビット幅の内蔵ＲＯＭエミュレーション回路であったが
、１６ビット・バスのＣＰＵの場合は１６ビット幅の内
蔵ＲＯＭエミュレーション回路が必要となりメモリ素子
の容量が２倍必要になるという欠点があった。
本発明のマイクロプロセッサのエミュレータは１６ビッ
ト幅のデータ・バスを有するマイクロプロセッサのエミ
ュレーション回路と前記内ＭＲＯＭエミュレーション回
路より読み出されたデータを８ビット上位データ・バス
と８ビット下位データ・バスに振り分ける回路を有して
いる。
ト幅のデータ・バスを有するマイクロプロセッサのエミ
ュレーション回路と前記内ＭＲＯＭエミュレーション回
路より読み出されたデータを８ビット上位データ・バス
と８ビット下位データ・バスに振り分ける回路を有して
いる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
通常のシングルチップマイクロコンピュータでは内蔵マ
スク式のＲＯＭを有しており、エミュレータでは内蔵Ｒ
ＯＭもエミュレーションをする必要があり、読み書きが
必要であり、エミュレータョ７ＣＰＵの外部でＲＡＭを
用いてエミュレーションを行なう。シングルチップマイ
クロコンピュータでは、内蔵ＲＯＭは同一チップ上で形
成されるので外部メモリより、速く読み出し出来るので
、外部メモリとは別のタイミングになっている。このた
めエミュレータにおいても３の内蔵ＲＯＭエミュレーシ
ョン回路と２の外部エミュレーション回路と別々に構成
される。この種のマイクロコンピュータにおいては内蔵
ＲＯＭのフェッチの他にデータ参照も行なわれ、その場
合には外部１２゜１３の外部データバスより１のＣＰＵ
の読み込まれる。この場合１６ビットバス幅のＣＰＵエ
ミュレーションを行なう場合にはフェッチではなくデー
タ参照の場合に１６ビット同時に１のエミュレーション
ＣＰＵに与える必要があり、従来の様に１６ビット幅の
メモリを必要とした。本発明では、１５の上位、下位デ
ータ・バス振り分は回路を付加することにより、８ビッ
ト幅内蔵ＲＯＭを配置し、読み出されたデータを１１．
１２の上位データ・バス・バッファ、下位データ・バス
・バッファにより制限し１エミユレーシヨンＣＰＵに対
して振り分けることにより実現する。
スク式のＲＯＭを有しており、エミュレータでは内蔵Ｒ
ＯＭもエミュレーションをする必要があり、読み書きが
必要であり、エミュレータョ７ＣＰＵの外部でＲＡＭを
用いてエミュレーションを行なう。シングルチップマイ
クロコンピュータでは、内蔵ＲＯＭは同一チップ上で形
成されるので外部メモリより、速く読み出し出来るので
、外部メモリとは別のタイミングになっている。このた
めエミュレータにおいても３の内蔵ＲＯＭエミュレーシ
ョン回路と２の外部エミュレーション回路と別々に構成
される。この種のマイクロコンピュータにおいては内蔵
ＲＯＭのフェッチの他にデータ参照も行なわれ、その場
合には外部１２゜１３の外部データバスより１のＣＰＵ
の読み込まれる。この場合１６ビットバス幅のＣＰＵエ
ミュレーションを行なう場合にはフェッチではなくデー
タ参照の場合に１６ビット同時に１のエミュレーション
ＣＰＵに与える必要があり、従来の様に１６ビット幅の
メモリを必要とした。本発明では、１５の上位、下位デ
ータ・バス振り分は回路を付加することにより、８ビッ
ト幅内蔵ＲＯＭを配置し、読み出されたデータを１１．
１２の上位データ・バス・バッファ、下位データ・バス
・バッファにより制限し１エミユレーシヨンＣＰＵに対
して振り分けることにより実現する。
以上説明したように本発明のマイクロフンピユータのエ
ミュレータは内蔵ＲＯＭより読ゐ出されたデータを８ビ
ットの上位バスと８ビットの下位バスに振゛り分ける回
路を有することにより、１６ビット幅の内蔵ＲＯＭエミ
ュレーション回路を必要とせず、８ビット幅の内蔵ＲＯ
Ｍエミュレーション回路を使用できるので、実装面積の
削減や製造原価の低減できる効果がある。
ミュレータは内蔵ＲＯＭより読ゐ出されたデータを８ビ
ットの上位バスと８ビットの下位バスに振゛り分ける回
路を有することにより、１６ビット幅の内蔵ＲＯＭエミ
ュレーション回路を必要とせず、８ビット幅の内蔵ＲＯ
Ｍエミュレーション回路を使用できるので、実装面積の
削減や製造原価の低減できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
のマイクロコンピュータのエミュレータのブロック図で
ある。 ｌ・・・・・・エミュレーションＣＰＵ、２・・・・・
・外部エミュレーションメモリ、３・・・・・・８ピツ
）幅内蔵ＲＯＭエミュレーション回路、４・・・・・・
アドレス・バス・セレクタ、５・・・・・・内蔵ＲＯＭ
データ・バッファ、６・・・・・・内蔵ＲＯＭデータ・
バス、７・・・・・・内蔵ＲＯＭフェッチ・バス、８・
・・・・・内蔵ＲＯＭフェッチ・データ・バス、９・・
・・・・アドレス・バス、ｌＯ・・・・・・下位データ
・バス・バッファ、１１・・・・・・上位データ・バス
・バッファ、１２・・・・・・下位データ・バス、１３
・・・・・・上位データ・バス、１４・・・・・・外部
エミュレーション・メモリ制御線、１５・・・・・・上
位下位データ・バス振り分は回路、３３・・・・・・８
ビット幅ＲＯＭエミュレーション回路（上位、下位）。 代理人 弁理士 内 原 晋 差 １ 回
のマイクロコンピュータのエミュレータのブロック図で
ある。 ｌ・・・・・・エミュレーションＣＰＵ、２・・・・・
・外部エミュレーションメモリ、３・・・・・・８ピツ
）幅内蔵ＲＯＭエミュレーション回路、４・・・・・・
アドレス・バス・セレクタ、５・・・・・・内蔵ＲＯＭ
データ・バッファ、６・・・・・・内蔵ＲＯＭデータ・
バス、７・・・・・・内蔵ＲＯＭフェッチ・バス、８・
・・・・・内蔵ＲＯＭフェッチ・データ・バス、９・・
・・・・アドレス・バス、ｌＯ・・・・・・下位データ
・バス・バッファ、１１・・・・・・上位データ・バス
・バッファ、１２・・・・・・下位データ・バス、１３
・・・・・・上位データ・バス、１４・・・・・・外部
エミュレーション・メモリ制御線、１５・・・・・・上
位下位データ・バス振り分は回路、３３・・・・・・８
ビット幅ＲＯＭエミュレーション回路（上位、下位）。 代理人 弁理士 内 原 晋 差 １ 回
Claims (1)
- １６ビット幅のデータ・バスを有するマイクロプロセ
ッサと該マイクロプロセッサの内蔵ＲＯＭエミュレーシ
ョン回路と前記内蔵ＲＯＭエミュレーション回路より読
み出されたデータを８ビット上位データ・バスと８ビッ
ト下位データ・バスに振り分ける回路を有することを特
徴とするマイクロコンピュータ・エミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035943A JPH01209535A (ja) | 1988-02-17 | 1988-02-17 | マイクロコンピュータ・エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035943A JPH01209535A (ja) | 1988-02-17 | 1988-02-17 | マイクロコンピュータ・エミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209535A true JPH01209535A (ja) | 1989-08-23 |
Family
ID=12456082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035943A Pending JPH01209535A (ja) | 1988-02-17 | 1988-02-17 | マイクロコンピュータ・エミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209535A (ja) |
-
1988
- 1988-02-17 JP JP63035943A patent/JPH01209535A/ja active Pending
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