JPS60201460A - 入出力装置アクセス方式 - Google Patents
入出力装置アクセス方式Info
- Publication number
- JPS60201460A JPS60201460A JP59057664A JP5766484A JPS60201460A JP S60201460 A JPS60201460 A JP S60201460A JP 59057664 A JP59057664 A JP 59057664A JP 5766484 A JP5766484 A JP 5766484A JP S60201460 A JPS60201460 A JP S60201460A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output device
- address
- control unit
- line control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は情報処理システムに係り、特に高速で動作する
中央処理装置から低速で動作する入出力装置にアクセス
可能とする入出力装置アクセス方式に関す。
中央処理装置から低速で動作する入出力装置にアクセス
可能とする入出力装置アクセス方式に関す。
（ｂ） 技術の背景
情報処理システムにおいて、通信回線に対する情報伝送
を制御する回線制御ユニット等の入出力装置は、高速の
クロック信号により動作する中央処理装置および主記憶
装置に比し、遥かに低速で動作する。
を制御する回線制御ユニット等の入出力装置は、高速の
クロック信号により動作する中央処理装置および主記憶
装置に比し、遥かに低速で動作する。
（Ｃ１従来技術と問題点
第１図は従来ある１バイトのアクセス命令を用いる入出
力装置アクセス方式の一例を示す図である。第１図にお
いて、クロック信号φ１およびφ２により動作するマイ
クロプロセッサＭＰＵが、低速の入出力装置の一種であ
る回線制御部■０に対しデータを書込む場合には、プロ
グラムカウンタｐｃに設定された回線制御部ＩＯ内の所
要のレジスタのアドレスａをアドレスバスＡＢを経由し
て回線制御部■０に伝達する。該アドレスａを受信した
回線制御部１０は、マイクロプロセッサＭＰＵの内蔵す
るアキュムレータからデータバスＤＢを経由して伝達さ
れるデータｄを前記レジスタに書込む。以上の動作速度
は、総てクロック信号φ１およびφ２の周期により定ま
る。
力装置アクセス方式の一例を示す図である。第１図にお
いて、クロック信号φ１およびφ２により動作するマイ
クロプロセッサＭＰＵが、低速の入出力装置の一種であ
る回線制御部■０に対しデータを書込む場合には、プロ
グラムカウンタｐｃに設定された回線制御部ＩＯ内の所
要のレジスタのアドレスａをアドレスバスＡＢを経由し
て回線制御部■０に伝達する。該アドレスａを受信した
回線制御部１０は、マイクロプロセッサＭＰＵの内蔵す
るアキュムレータからデータバスＤＢを経由して伝達さ
れるデータｄを前記レジスタに書込む。以上の動作速度
は、総てクロック信号φ１およびφ２の周期により定ま
る。
以上の説明から明らかな如く、従来ある入出力装置アク
セス方式においては、マイクロプロセッサＭＰＵが低速
で動作する入出力装置に対してアクセスする為には、ク
ロック信号φ１およびφ２の速度を入出力装置の動作速
度迄低下させない限り不可能であった。然しクロック信
号の速度を低下させることは、当該情報処理システムの
処理速度が総て低下し、延いては処理能力が低下するこ
ととなり、実現不可能であった。
セス方式においては、マイクロプロセッサＭＰＵが低速
で動作する入出力装置に対してアクセスする為には、ク
ロック信号φ１およびφ２の速度を入出力装置の動作速
度迄低下させない限り不可能であった。然しクロック信
号の速度を低下させることは、当該情報処理システムの
処理速度が総て低下し、延いては処理能力が低下するこ
ととなり、実現不可能であった。
＋ｄ＋ 発明の目的
本発明の目的は、前述の如き従来ある入出力装置アクセ
ス方式の欠点を除去し、中央処理装置の動作速度を低下
させること無く低速で動作する入出力装置にアクセス可
能とする手段を実現することに在る。
ス方式の欠点を除去し、中央処理装置の動作速度を低下
させること無く低速で動作する入出力装置にアクセス可
能とする手段を実現することに在る。
（Ｑｌ 発明の構成
この目的は、高速で動作する中央処理装置と、低速で動
作する入出力装置とを具備する情報処理システムにおい
て、前記入出力装置に対する２バイトのアクセス命令を
実行する前記中央処理装置が第一クロック周期で送出す
るアドレスを保持し、第二クロック周期で送出するアド
レスを無効とする手段と、第一クロック周期で送出する
イネーブル信号を無効とし、第二クロック周期で送出す
るイネーブル信号を有効とする手段とを設け、前記中央
処理装置から前記入出力装置に対するアクセスを可能と
することにより達成される。
作する入出力装置とを具備する情報処理システムにおい
て、前記入出力装置に対する２バイトのアクセス命令を
実行する前記中央処理装置が第一クロック周期で送出す
るアドレスを保持し、第二クロック周期で送出するアド
レスを無効とする手段と、第一クロック周期で送出する
イネーブル信号を無効とし、第二クロック周期で送出す
るイネーブル信号を有効とする手段とを設け、前記中央
処理装置から前記入出力装置に対するアクセスを可能と
することにより達成される。
即ち本発明においては、中央処理装置が２バイトのアク
セス命令を２クロック周期に亙って実行する間に、低速
で動作する入出力装置に一回アクセスすることにより、
中央処理装置の動作速度を低下させること無く、低速の
入出力装置にアクセスが可能となる。
セス命令を２クロック周期に亙って実行する間に、低速
で動作する入出力装置に一回アクセスすることにより、
中央処理装置の動作速度を低下させること無く、低速の
入出力装置にアクセスが可能となる。
ｆｆｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による入出力装置アクセス方
式を示す図であり、第３図は第２図における各種信号波
形を例示する図である。なお、全図を通じて同一符号は
同一対象物を示す。第２図においては、マイクロプロセ
ッサＭＰＵと回線制御部■０との間には、回線制御部Ｉ
Ｏにアクセスする為に２ハイドのアクセス命令を実行す
るマイク ４、ロプロセソサＭＰＵが第一クロック周期
で送出するアドレスａ１を保持し、第二クロック周期で
送出するアドレスａ２ （−ａｌ＋１）を無効とする手
段としてデコーダＤＣＲ１制御回路ＣＡおよびランチ回
路ＬＢが設けられ、また前記マイクロプロセッサＭＰＵ
が第一クロック周期で送出するイネーブル信号を無効と
し、第二クロック周期で送出するイネーブル信号を有効
とする手段としてランチ回路ＬＡおよび制御回路ＣＢと
が設けられている。第２図および第３図において、回線
制御部１０のアクセス対象とするレジスタ（アドレスａ
１）に１バイトのデータｄ１を書込む為に、マイクロプ
ロセッサＭＰＵは、プログラムカウンタＰＣにアドレス
ａ１を、また２バイトのデータを蓄積可能なインデクス
レジスタＩＸの上位１バイトには任意の無効データｄＯ
を、また下位１バイトにはデータｄ１を蓄積し、２バイ
トのアクセス命令を実行開始する。第一クロック周期ｔ
ｌにおいて、マイクロプロセッサＭＰＵはプログラムカ
ウンタＰＣからアドレスａ１をアドレスバスＡＢに送出
する。該アドレスａ１は、アドレスバスＡＢを経由して
デコーダＤＣＲおよびラッチ回路ＬＢに伝達される。デ
コーダＤＣＲは、受信したアドレスａ１を入出力装置選
択信号Ｓに変換し、制御回路ＣＡおよびランチ回路ＬＡ
に伝達する。入出力装置選択信号Ｓを受信した制御回路
ＣＡは、ラッチ回路ＬＢにアドレスバスＡＢから伝達さ
れているアドレスａ１を保持させると共に、デコーダＤ
ＣＲの状態を第二クロック周期ｔ２の間保持させる。ラ
ッチ回路ＬＢは、アドレスバスＡＢを経由して伝達され
るアドレスａｌを保持し、入出力装置アドレスｃａとし
て回線制御部１０に伝達する。一方ランチ回路ＬＡは、
第二クロック周期ｔ２が開始される迄、入出力装置選択
信号ｃｓを出力しない。なおマイクロプロセッサＭＰＵ
は、第一クロック周期ｔ１の後半になるとインデクスレ
ジスタＴＸの上位１バイトから無効データｄＯをデータ
バスＤＢに送出する。該無効データｄＯは、データバス
ＤＢを経由して回線制御ユニソ）ＬＣＵに伝達されるが
、回線制御ユニットＬＣＵは第一クロック周期ｔ１の間
、入出力装置選択信号Ｃ８を受信しない為、データバス
ＤＢから伝達される無効データｄＯを受信しない。第二
クロック周期ｔ２の開始前に、マイクロプロセッサＭＰ
Ｕはアドレスａ１に１を加算したアドレスａ２ （−ａ
１＋１）をプログラムカウンタＰＣに蓄積する。
式を示す図であり、第３図は第２図における各種信号波
形を例示する図である。なお、全図を通じて同一符号は
同一対象物を示す。第２図においては、マイクロプロセ
ッサＭＰＵと回線制御部■０との間には、回線制御部Ｉ
Ｏにアクセスする為に２ハイドのアクセス命令を実行す
るマイク ４、ロプロセソサＭＰＵが第一クロック周期
で送出するアドレスａ１を保持し、第二クロック周期で
送出するアドレスａ２ （−ａｌ＋１）を無効とする手
段としてデコーダＤＣＲ１制御回路ＣＡおよびランチ回
路ＬＢが設けられ、また前記マイクロプロセッサＭＰＵ
が第一クロック周期で送出するイネーブル信号を無効と
し、第二クロック周期で送出するイネーブル信号を有効
とする手段としてランチ回路ＬＡおよび制御回路ＣＢと
が設けられている。第２図および第３図において、回線
制御部１０のアクセス対象とするレジスタ（アドレスａ
１）に１バイトのデータｄ１を書込む為に、マイクロプ
ロセッサＭＰＵは、プログラムカウンタＰＣにアドレス
ａ１を、また２バイトのデータを蓄積可能なインデクス
レジスタＩＸの上位１バイトには任意の無効データｄＯ
を、また下位１バイトにはデータｄ１を蓄積し、２バイ
トのアクセス命令を実行開始する。第一クロック周期ｔ
ｌにおいて、マイクロプロセッサＭＰＵはプログラムカ
ウンタＰＣからアドレスａ１をアドレスバスＡＢに送出
する。該アドレスａ１は、アドレスバスＡＢを経由して
デコーダＤＣＲおよびラッチ回路ＬＢに伝達される。デ
コーダＤＣＲは、受信したアドレスａ１を入出力装置選
択信号Ｓに変換し、制御回路ＣＡおよびランチ回路ＬＡ
に伝達する。入出力装置選択信号Ｓを受信した制御回路
ＣＡは、ラッチ回路ＬＢにアドレスバスＡＢから伝達さ
れているアドレスａ１を保持させると共に、デコーダＤ
ＣＲの状態を第二クロック周期ｔ２の間保持させる。ラ
ッチ回路ＬＢは、アドレスバスＡＢを経由して伝達され
るアドレスａｌを保持し、入出力装置アドレスｃａとし
て回線制御部１０に伝達する。一方ランチ回路ＬＡは、
第二クロック周期ｔ２が開始される迄、入出力装置選択
信号ｃｓを出力しない。なおマイクロプロセッサＭＰＵ
は、第一クロック周期ｔ１の後半になるとインデクスレ
ジスタＴＸの上位１バイトから無効データｄＯをデータ
バスＤＢに送出する。該無効データｄＯは、データバス
ＤＢを経由して回線制御ユニソ）ＬＣＵに伝達されるが
、回線制御ユニットＬＣＵは第一クロック周期ｔ１の間
、入出力装置選択信号Ｃ８を受信しない為、データバス
ＤＢから伝達される無効データｄＯを受信しない。第二
クロック周期ｔ２の開始前に、マイクロプロセッサＭＰ
Ｕはアドレスａ１に１を加算したアドレスａ２ （−ａ
１＋１）をプログラムカウンタＰＣに蓄積する。
第二クロック周期ｔ２において、マイクロプロセッサＭ
ＰＵはプログラムカウンタＰＣからアドレスａ２をアド
レスバスＡＢに送出する。該アドレスａ２は、アドレス
バスＡＢを経由してデコーダＤＣＲおよびランチ回路Ｌ
Ｂに伝達されるが、デコーダＤＣＲは制御回路ＣＡから
の制御により、第二クロック周期ｔ２の間も入出力装置
選択信号Ｓの出力状態を維持している為、アドレスａ２
の変換動作を行わない。またラッチ回路ＬＢも、第一ク
ロック周期ｔ１においてアドレスバスＡＢから伝達され
たアドレスａ１を保持した状態に維持され、第二クロッ
ク周期ｔ２においてアドレスバスＡＢを経由して伝達さ
れるアドレスａ２は保持しない。従ってランチ回路ＬＢ
は第二クロック周期ｔ２の間も、アドレスａ１を入出力
装置アドレスＣａとして回線制御部１０に伝達し続ける
。一方ランチ回路ＬＡは、第二クロック周期ｔ２が開始
されると入出力装置選択信号ｃｓを出力し、回線制御部
ＩＯおよび制御回路ＣＢに伝達する。制御回路ＣＢは、
ランチ回路ＬＡから入出力装置選択信号ｃｓを伝達され
る間、マイクロプロセッサＭＰＵから伝達される書込状
態に設定された書込続出信号ｒｗを入出力装置書込続出
信号ｃｒｗとして回線制御部Ｔｏに伝達する。第二クロ
ック周期ｔ１の後半になると、マイクロプロセッサＭＰ
ＵはインデクスレジスタＩＸの下位１バイトから有効デ
ータｄ１をデータバスＤＢに送出する。該有効データｄ
１は、データバスＤＢを経由して回線制御部１０に伝達
される。今回は、回線制御部■０は入出力装置選択信号
ｃｓおよび書込状態に設定された入出力装置書込続出信
号ＣｒＷを受信している為、データバスＤＢから伝達さ
れる有効データｄ１を、ラッチ回路ＬＢから伝達される
入出力装置アドレスｃａ（＝ａｌ）に書込む。
ＰＵはプログラムカウンタＰＣからアドレスａ２をアド
レスバスＡＢに送出する。該アドレスａ２は、アドレス
バスＡＢを経由してデコーダＤＣＲおよびランチ回路Ｌ
Ｂに伝達されるが、デコーダＤＣＲは制御回路ＣＡから
の制御により、第二クロック周期ｔ２の間も入出力装置
選択信号Ｓの出力状態を維持している為、アドレスａ２
の変換動作を行わない。またラッチ回路ＬＢも、第一ク
ロック周期ｔ１においてアドレスバスＡＢから伝達され
たアドレスａ１を保持した状態に維持され、第二クロッ
ク周期ｔ２においてアドレスバスＡＢを経由して伝達さ
れるアドレスａ２は保持しない。従ってランチ回路ＬＢ
は第二クロック周期ｔ２の間も、アドレスａ１を入出力
装置アドレスＣａとして回線制御部１０に伝達し続ける
。一方ランチ回路ＬＡは、第二クロック周期ｔ２が開始
されると入出力装置選択信号ｃｓを出力し、回線制御部
ＩＯおよび制御回路ＣＢに伝達する。制御回路ＣＢは、
ランチ回路ＬＡから入出力装置選択信号ｃｓを伝達され
る間、マイクロプロセッサＭＰＵから伝達される書込状
態に設定された書込続出信号ｒｗを入出力装置書込続出
信号ｃｒｗとして回線制御部Ｔｏに伝達する。第二クロ
ック周期ｔ１の後半になると、マイクロプロセッサＭＰ
ＵはインデクスレジスタＩＸの下位１バイトから有効デ
ータｄ１をデータバスＤＢに送出する。該有効データｄ
１は、データバスＤＢを経由して回線制御部１０に伝達
される。今回は、回線制御部■０は入出力装置選択信号
ｃｓおよび書込状態に設定された入出力装置書込続出信
号ＣｒＷを受信している為、データバスＤＢから伝達さ
れる有効データｄ１を、ラッチ回路ＬＢから伝達される
入出力装置アドレスｃａ（＝ａｌ）に書込む。
以上の説明から明らかな如く、本実施例によれば、マイ
クロプロセッサＭＰＵが２バイトのアクセス命令を実行
する過程において、第一クロック周期ｔ１に送出したア
ドレスａ１と、第二クロック周期ｔ２に送出した有効デ
ータｄ１とが回線制御部■０に伝達され、第二クロック
周期ｔ２において回線制御部■０に伝達される入出力装
置選択信号ｃｓおよび入出力装置書込続出信号ｃｒｗに
より書込まれる。従って回線制御部１０は、マイクロプ
ロセッサＭＰＵを動作させるクロック信号φ１およびφ
２の１／２の低速で動作することとなり、マイクロプロ
セッサＭＰＵの動作速度を回線制御部ＩＯと同程度に低
下させる必要が無くなる。
クロプロセッサＭＰＵが２バイトのアクセス命令を実行
する過程において、第一クロック周期ｔ１に送出したア
ドレスａ１と、第二クロック周期ｔ２に送出した有効デ
ータｄ１とが回線制御部■０に伝達され、第二クロック
周期ｔ２において回線制御部■０に伝達される入出力装
置選択信号ｃｓおよび入出力装置書込続出信号ｃｒｗに
より書込まれる。従って回線制御部１０は、マイクロプ
ロセッサＭＰＵを動作させるクロック信号φ１およびφ
２の１／２の低速で動作することとなり、マイクロプロ
セッサＭＰＵの動作速度を回線制御部ＩＯと同程度に低
下させる必要が無くなる。
なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば本発明の適用はマイクロプロセッサＭＰ
Ｕから回線制御部１０に書込む場合に限定されることは
無く、回線制御部ＩＯがら読出す場合に適用しても本発
明の効果は変わらない。またマイクロプロセッサＭＰＵ
がアクセスする入出力装置は回線制御部ｒｏに限定され
ることは無く、他に幾多の変形が考慮されるが、何れの
場合にも本発明の効果は変らない。
過ぎず、例えば本発明の適用はマイクロプロセッサＭＰ
Ｕから回線制御部１０に書込む場合に限定されることは
無く、回線制御部ＩＯがら読出す場合に適用しても本発
明の効果は変わらない。またマイクロプロセッサＭＰＵ
がアクセスする入出力装置は回線制御部ｒｏに限定され
ることは無く、他に幾多の変形が考慮されるが、何れの
場合にも本発明の効果は変らない。
（ａ 発明の効果
以上、本発明によれば、前記情報処理システムにおいて
、中央処理装置の動作速度を低下させること無く低速で
動作する入出力装置にアクセス可能となり、当該情報処
理システムの処理能力の低下が防止される。
、中央処理装置の動作速度を低下させること無く低速で
動作する入出力装置にアクセス可能となり、当該情報処
理システムの処理能力の低下が防止される。
第１図は従来ある１バイトのアクセス命令を用いる入出
力装置アクセス方式の一例を示す図、第２図は本発明の
一実施例による入出力装置アクセス方式を示す図、第３
図は第２図における各種信号波形を例示する図である。 図において、ａ、ａｌおよびａ２はアドレス、ＡＢはア
ドレスバス、ＣＡおよびＣＢは制御回路、ｃａは入出力
装置アドレス、ｃｒｗは入出力装置書込読出信号、Ｃ３
は入出力装置選択信号、ＤＢはデータバス、ＤＣＲはデ
コーダ、１０は回線制御部、ＩＸはインデクスレジスタ
、ＬＡおよびＬＢはランチ回路、ＭＰＵはマイクロプロ
セッサ、ＰＣはプログラムカウンタ、ｒｗは書込読出信
号、Ｓは入出力装置選択信号、ｔｌは第一クロック周期
、ｔ２は第二クロック周期、φ１およびφ２はクロック
信号、を示す。 １ 算 １ ａ 年 Ｚ ロ
力装置アクセス方式の一例を示す図、第２図は本発明の
一実施例による入出力装置アクセス方式を示す図、第３
図は第２図における各種信号波形を例示する図である。 図において、ａ、ａｌおよびａ２はアドレス、ＡＢはア
ドレスバス、ＣＡおよびＣＢは制御回路、ｃａは入出力
装置アドレス、ｃｒｗは入出力装置書込読出信号、Ｃ３
は入出力装置選択信号、ＤＢはデータバス、ＤＣＲはデ
コーダ、１０は回線制御部、ＩＸはインデクスレジスタ
、ＬＡおよびＬＢはランチ回路、ＭＰＵはマイクロプロ
セッサ、ＰＣはプログラムカウンタ、ｒｗは書込読出信
号、Ｓは入出力装置選択信号、ｔｌは第一クロック周期
、ｔ２は第二クロック周期、φ１およびφ２はクロック
信号、を示す。 １ 算 １ ａ 年 Ｚ ロ
Claims (1)
- 高速で動作する中央処理装置と、低速で動作する入出力
装置とを具備する情報処理システムにおいて、前記入出
力装置に対する２バイトのアクセス命令を実行する前記
中央処理装置が第一クロック周期で送出するアドレスを
保持し、第二クロック周期で送出するアドレスを無効と
する手段と、第一クロック周期で送出するイネーブル信
号を無効とし、第二クロック周期で送出するイネーブル
信号を有効とする手段とを設け、前記中央処理装置から
前記入出力装置に対するアクセスを可能とすることを特
徴とする入出力装置アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057664A JPH0769887B2 (ja) | 1984-03-26 | 1984-03-26 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057664A JPH0769887B2 (ja) | 1984-03-26 | 1984-03-26 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201460A true JPS60201460A (ja) | 1985-10-11 |
| JPH0769887B2 JPH0769887B2 (ja) | 1995-07-31 |
Family
ID=13062167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057664A Expired - Fee Related JPH0769887B2 (ja) | 1984-03-26 | 1984-03-26 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769887B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471536A (en) * | 1977-11-18 | 1979-06-08 | Hitachi Ltd | Processor |
-
1984
- 1984-03-26 JP JP59057664A patent/JPH0769887B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471536A (en) * | 1977-11-18 | 1979-06-08 | Hitachi Ltd | Processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769887B2 (ja) | 1995-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5045997A (en) | Data processor | |
| US5608881A (en) | Microcomputer system for accessing hierarchical buses | |
| US4499536A (en) | Signal transfer timing control using stored data relating to operating speeds of memory and processor | |
| KR900015008A (ko) | 데이터 프로세서 | |
| JPS60201460A (ja) | 入出力装置アクセス方式 | |
| US20010002481A1 (en) | Data access unit and method therefor | |
| JPH0222748A (ja) | 不揮発生メモリ制御回路 | |
| JP2581144B2 (ja) | バス制御装置 | |
| JP2664676B2 (ja) | ディジタル信号処理装置 | |
| JP2570986B2 (ja) | データ転送制御装置及び方法 | |
| KR0170742B1 (ko) | 엠버스를 이용한 데이터 전송 방법 | |
| JPS6130300B2 (ja) | ||
| JP2876488B2 (ja) | 半導体ファイルメモリ装置 | |
| JPS59231639A (ja) | 端末インタ−フエ−ス装置 | |
| JPS61250758A (ja) | 通信制御装置 | |
| JP3800934B2 (ja) | メモリアクセス装置 | |
| JPS62241057A (ja) | 入出力処理高速化回路 | |
| JPH0120460B2 (ja) | ||
| JPS59123914A (ja) | チヤネル装置及びその制御方法 | |
| JPS63187349A (ja) | 記憶装置 | |
| JPS6118058A (ja) | デ−タ転送方式 | |
| JPH03260854A (ja) | 付属バスアクセス制御方式 | |
| JPH05314059A (ja) | メモリアクセス制御回路 | |
| JPH04205452A (ja) | Ｄｍａコントローラ | |
| GB2184574A (en) | Using 8-bit modules in a 16-bit microprocessor system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |