JPH0769887B2 - 情報処理システム - Google Patents
情報処理システムInfo
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- JPH0769887B2 JPH0769887B2 JP59057664A JP5766484A JPH0769887B2 JP H0769887 B2 JPH0769887 B2 JP H0769887B2 JP 59057664 A JP59057664 A JP 59057664A JP 5766484 A JP5766484 A JP 5766484A JP H0769887 B2 JPH0769887 B2 JP H0769887B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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Description
【発明の詳細な説明】 （ａ） 発明の技術分野 本発明は特に高速で動作する中央処理装置から低速で動
作する入出力装置にアクセス可能とする如き情報処理シ
ステムに関す。
作する入出力装置にアクセス可能とする如き情報処理シ
ステムに関す。
（ｂ） 技術の背景 情報処理システムにおいて、通信回線に対する情報伝送
を制御する回線制御ユニット等の入出力装置は、高速の
クロック信号により動作する中央処理装置及び主記憶装
置に比し例えば1/2の如き低速で動作する。
を制御する回線制御ユニット等の入出力装置は、高速の
クロック信号により動作する中央処理装置及び主記憶装
置に比し例えば1/2の如き低速で動作する。
（ｃ） 従来技術と問題点 第１図は従来ある１クロック周期間のアクセス命令を用
いて入出力装置へアクセスを行なう如き情報処理システ
ムの一例を示す図である。
いて入出力装置へアクセスを行なう如き情報処理システ
ムの一例を示す図である。
第１図において、クロック信号Φにより動作する中央処
理装置としてのマイクロプロセッサMPUが、マイクロプ
ロセッサのクロック信号の周期長の２倍の周期長で動作
する入出力装置IO内の例えばレジスタに対しデータを書
込む場合には、先づマイクロプロセッサはそのクロック
信号の周期長を２倍の長さの低速に変更し、プログラム
カウンタPCに設定された、入出力装置IOのアドレス及び
その中のレジスタのアドレスを含むアドレス信号ａをア
ドレスバスABを経由して入出力装置IOに伝達する。アド
レス信号ａは入出力装置IOで識別受信され、さらにレジ
スタのアドレスによってレジスタには、マイクロプロセ
ッサMPUの内蔵するアキュムレータからデータバスDBを
経由して伝達されるデータｄが書込まれる。以上の動作
速度は、総べて入出力装置に対応して変更されたクロッ
ク信号Φの周期により定まる。
理装置としてのマイクロプロセッサMPUが、マイクロプ
ロセッサのクロック信号の周期長の２倍の周期長で動作
する入出力装置IO内の例えばレジスタに対しデータを書
込む場合には、先づマイクロプロセッサはそのクロック
信号の周期長を２倍の長さの低速に変更し、プログラム
カウンタPCに設定された、入出力装置IOのアドレス及び
その中のレジスタのアドレスを含むアドレス信号ａをア
ドレスバスABを経由して入出力装置IOに伝達する。アド
レス信号ａは入出力装置IOで識別受信され、さらにレジ
スタのアドレスによってレジスタには、マイクロプロセ
ッサMPUの内蔵するアキュムレータからデータバスDBを
経由して伝達されるデータｄが書込まれる。以上の動作
速度は、総べて入出力装置に対応して変更されたクロッ
ク信号Φの周期により定まる。
以上の説明から明らかな如く、従来ある情報処理システ
ムにおいて中央処理装置が低速で動作する入出力装置に
対してアクセスするためには、中央処理装置はクロック
信号Φの速度を入出力装置の動作速度迄低下させる必要
があった。しかしクロック信号の速度を低下させること
は、中央処理装置の処理能力を低下させることとなる。
ムにおいて中央処理装置が低速で動作する入出力装置に
対してアクセスするためには、中央処理装置はクロック
信号Φの速度を入出力装置の動作速度迄低下させる必要
があった。しかしクロック信号の速度を低下させること
は、中央処理装置の処理能力を低下させることとなる。
（ｄ） 発明の目的 本発明の目的は、前述の如き従来ある情報処理システム
において入出力装置へのアクセスの場合に、中央処理装
置の動作速度を低下させることなく低速で動作する入出
力装置にアクセス可能とする手段を実現することにあ
る。
において入出力装置へのアクセスの場合に、中央処理装
置の動作速度を低下させることなく低速で動作する入出
力装置にアクセス可能とする手段を実現することにあ
る。
（ｅ） 発明の構成 上記目的は本発明により、中央処理装置（MPU）と、そ
のクロック周期長の２倍のクロック周期長で動作される
入出力装置（IO）とよりなる情報処理システムにおい
て、中央処理装置は第１クロック周期では入出力装置へ
の所定のアドレス信号及びデータd0を送出し、第２クロ
ック周期では所定のアドレス信号とは異なるアドレス信
号及びデータd1を送出すると共に入出力装置との間でデ
ータの送受を行なう機能を有し、入出力装置（IO）は選
択部（IOA）と制御部（IOB）とを備え、選択部にはアド
レス受信識別手段（DCR,CA,LB）と、選択信号送出手段
（LA,CB）とが設けられ、アドレス受信識別手段は中央
処理装置より第１クロック周期で送出されたアドレス信
号を識別受信し、制御部に内部アドレス（Ca）を第２ク
ロック周期の終りまで送出すると共に、第２クロック周
期での所定アドレス信号とは異なる他のアドレス信号の
受信を阻止する機能を有し、選択信号送出手段はアドレ
ス受信識別手段によるアドレス信号の識別受信によって
動作準備状態となり、第２クロック周期間に制御部に対
し入出力装置選択信号（CS）及びこの入出力装置選択信
号と中央処理装置からの書込読出信号（rw）とに基づく
入出力装置書込読出信号（crw）を送出し、制御部は選
択部のアドレス受信識別手段からの内部アドレス（Ca）
と選択信号送出手段からの入出力装置選択信号（CS）及
び入出力装置書込読出信号（crw）との同時受信の間、
中央処理装置との間でデータd1の送受信を可能とする機
能を有することを特徴とする情報処理システムによって
達成される。
のクロック周期長の２倍のクロック周期長で動作される
入出力装置（IO）とよりなる情報処理システムにおい
て、中央処理装置は第１クロック周期では入出力装置へ
の所定のアドレス信号及びデータd0を送出し、第２クロ
ック周期では所定のアドレス信号とは異なるアドレス信
号及びデータd1を送出すると共に入出力装置との間でデ
ータの送受を行なう機能を有し、入出力装置（IO）は選
択部（IOA）と制御部（IOB）とを備え、選択部にはアド
レス受信識別手段（DCR,CA,LB）と、選択信号送出手段
（LA,CB）とが設けられ、アドレス受信識別手段は中央
処理装置より第１クロック周期で送出されたアドレス信
号を識別受信し、制御部に内部アドレス（Ca）を第２ク
ロック周期の終りまで送出すると共に、第２クロック周
期での所定アドレス信号とは異なる他のアドレス信号の
受信を阻止する機能を有し、選択信号送出手段はアドレ
ス受信識別手段によるアドレス信号の識別受信によって
動作準備状態となり、第２クロック周期間に制御部に対
し入出力装置選択信号（CS）及びこの入出力装置選択信
号と中央処理装置からの書込読出信号（rw）とに基づく
入出力装置書込読出信号（crw）を送出し、制御部は選
択部のアドレス受信識別手段からの内部アドレス（Ca）
と選択信号送出手段からの入出力装置選択信号（CS）及
び入出力装置書込読出信号（crw）との同時受信の間、
中央処理装置との間でデータd1の送受信を可能とする機
能を有することを特徴とする情報処理システムによって
達成される。
（ｆ） 作用 かかる本発明によれば、第１クロック周期に中央処理装
置より、入出力装置に所定のアドレス信号及びデータd0
が送られると、入出力装置ではアドレス受信識別手段に
よってアドレス信号が識別受信され、識別結果にもとづ
いて制御部に対し内部アドレスを第２クロック周期の終
りまで送出し、中央処理装置とのデータの送受の準備を
なし、かつ第２クロック周期に中央処理装置から所定の
アドレス信号とは異なる他のアドレス信号の送出があっ
ても、このアドレス信号の識別受信を阻止する。
置より、入出力装置に所定のアドレス信号及びデータd0
が送られると、入出力装置ではアドレス受信識別手段に
よってアドレス信号が識別受信され、識別結果にもとづ
いて制御部に対し内部アドレスを第２クロック周期の終
りまで送出し、中央処理装置とのデータの送受の準備を
なし、かつ第２クロック周期に中央処理装置から所定の
アドレス信号とは異なる他のアドレス信号の送出があっ
ても、このアドレス信号の識別受信を阻止する。
一方選択信号送出手段はアドレス受信識別手段によるア
ドレス信号の識別受信によって制御部に対し入出力装置
選択信号の送出の準備をなし、選択信号送出手段は第２
クロック周期になるとこの入出力装置選択信号及びこの
入出力装置選択信号と中央処理装置からの書込読出信号
とに基づく入出力装置書込読出信号を制御部に送出す
る。
ドレス信号の識別受信によって制御部に対し入出力装置
選択信号の送出の準備をなし、選択信号送出手段は第２
クロック周期になるとこの入出力装置選択信号及びこの
入出力装置選択信号と中央処理装置からの書込読出信号
とに基づく入出力装置書込読出信号を制御部に送出す
る。
これに対し制御部はアドレス受信識別手段からの内部ア
ドレスと選択信号送出手段からの入出力装置選択信号及
び入出力装置書込読出信号とを同時に受信することによ
って中央処理装置からのデータ書込み、読出し信号を有
効となし、中央処理装置との間でのデータd1の送受を行
なうことになる。
ドレスと選択信号送出手段からの入出力装置選択信号及
び入出力装置書込読出信号とを同時に受信することによ
って中央処理装置からのデータ書込み、読出し信号を有
効となし、中央処理装置との間でのデータd1の送受を行
なうことになる。
この様に中央処理装置の処理速度が入出力装置の処理速
度の２倍であっても、中央処理装置は高速処理を維持し
ながら低速処理の入出力装置との間でのデータの送受が
可能となる。
度の２倍であっても、中央処理装置は高速処理を維持し
ながら低速処理の入出力装置との間でのデータの送受が
可能となる。
また本発明では、入出力装置において、自装置に対応す
るアドレス信号を第１クロック周期で受信識別すると、
第２クロック周期では如何なるアドレス信号の受信も阻
止され、一方自装置宛のデータd1は第２クロック周期で
有効として受領し、第１クロック周期でのデータd0は無
効として受領を阻止するので、入出力装置でのアドレス
付与は１個のみですみ、また中央処理装置からの書込読
出信号及びデータは選択信号送出手段の機能によって第
２クロック周期間のみ有効となり、入出力装置の構成及
び中央処理装置による入出力装置の制御が簡単となる。
るアドレス信号を第１クロック周期で受信識別すると、
第２クロック周期では如何なるアドレス信号の受信も阻
止され、一方自装置宛のデータd1は第２クロック周期で
有効として受領し、第１クロック周期でのデータd0は無
効として受領を阻止するので、入出力装置でのアドレス
付与は１個のみですみ、また中央処理装置からの書込読
出信号及びデータは選択信号送出手段の機能によって第
２クロック周期間のみ有効となり、入出力装置の構成及
び中央処理装置による入出力装置の制御が簡単となる。
（ｇ） 発明の実施例 以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による中央処理装置としての
マイクロプロセッサMPUと入出力装置IOとよりなる情報
処理システムの構成を示し、第３図は第２図における各
種信号波形を例示する図である。なお、全図を通じて同
一符号は同一対象物を示す。
マイクロプロセッサMPUと入出力装置IOとよりなる情報
処理システムの構成を示し、第３図は第２図における各
種信号波形を例示する図である。なお、全図を通じて同
一符号は同一対象物を示す。
第２図においては、入出力装置IOは選択部IOAと制御部I
OBとを備え、入出力装置の選択部IOAでのデコーダDCR、
制御回路CA及びラッチ回路LBはアドレス受信識別手段を
構成し、ラッチ回路LAと制御回路CBは選択信号送出手段
を構成する。
OBとを備え、入出力装置の選択部IOAでのデコーダDCR、
制御回路CA及びラッチ回路LBはアドレス受信識別手段を
構成し、ラッチ回路LAと制御回路CBは選択信号送出手段
を構成する。
この実施例ではマイクロプロセッサMPUから入出力装置
へのデータの書込みの場合の例で説明する。即ちマイク
ロプロセッサMPUは入出力装置に対するアクセス命令を
２クロック周期間で構成し、第１クロック周期では所定
アドレス信号a1及びデータd0を、第２クロック周期では
所定アドレス信号とは異なるアドレスとデータd1を送出
するものとする。
へのデータの書込みの場合の例で説明する。即ちマイク
ロプロセッサMPUは入出力装置に対するアクセス命令を
２クロック周期間で構成し、第１クロック周期では所定
アドレス信号a1及びデータd0を、第２クロック周期では
所定アドレス信号とは異なるアドレスとデータd1を送出
するものとする。
一方入出力装置IOの選択部IOAにおいてアドレス受信識
別手段としてのデコーダDCR,制御回路CA及びラッチ回路
LBは第１クロック周期での所定アドレス信号a1を識別受
信し、保持し、内部アドレス（Ca）を第２クロック周期
の終りまで送出すると共に第２クロック周期で送出され
る、所定アドレス信号とは異なる他のアドレス信号a2の
受信を阻止する機能を有している。
別手段としてのデコーダDCR,制御回路CA及びラッチ回路
LBは第１クロック周期での所定アドレス信号a1を識別受
信し、保持し、内部アドレス（Ca）を第２クロック周期
の終りまで送出すると共に第２クロック周期で送出され
る、所定アドレス信号とは異なる他のアドレス信号a2の
受信を阻止する機能を有している。
また選択信号送出手段としてのラッチ回路LA及び制御回
路CBはマイクロプロセッサMPUが第１クロック周期でデ
ータd0を送出するとしてもそのデータの受信を無効と
し、第２クロック周期で送出するデータd1の受信を有効
とするため、アドレス受信識別手段がアドレス信号を識
別受信したことにより動作準備状態となり、第２クロッ
ク周期間に制御部に入出力装置選択信号及びこの入出力
装置選択信号とマイクロプロセッサからの書込読出信号
rwとに基づく入出力装置書込読出信号crwを送出する機
能を有している。
路CBはマイクロプロセッサMPUが第１クロック周期でデ
ータd0を送出するとしてもそのデータの受信を無効と
し、第２クロック周期で送出するデータd1の受信を有効
とするため、アドレス受信識別手段がアドレス信号を識
別受信したことにより動作準備状態となり、第２クロッ
ク周期間に制御部に入出力装置選択信号及びこの入出力
装置選択信号とマイクロプロセッサからの書込読出信号
rwとに基づく入出力装置書込読出信号crwを送出する機
能を有している。
第２図及び第３図において、入出力装置IOの制御部IOB
中にデータd1を書込むために、マイクロプロセッサMPU
は、プログラムカウンタPCに所定アドレスa1を、またイ
ンデックスレジスタIXにはデータd1を蓄積し、２クロッ
ク周期で２バイトのアクセス命令の実行を開始する。
中にデータd1を書込むために、マイクロプロセッサMPU
は、プログラムカウンタPCに所定アドレスa1を、またイ
ンデックスレジスタIXにはデータd1を蓄積し、２クロッ
ク周期で２バイトのアクセス命令の実行を開始する。
第１クロック周期t1において、マイクロプロセッサMPU
はプログラムカウンタPCから、入出力装置のアドレスと
装置内の例えばレジスタのアドレスとよりなる所定アド
レス信号a1をアドレスバスABに送出する。アドレス信号
a1は、アドレスバスABを経由して入出力装置IOの選択部
IOA中のデコーダDCR及びラッチ回路LBに伝達される。
はプログラムカウンタPCから、入出力装置のアドレスと
装置内の例えばレジスタのアドレスとよりなる所定アド
レス信号a1をアドレスバスABに送出する。アドレス信号
a1は、アドレスバスABを経由して入出力装置IOの選択部
IOA中のデコーダDCR及びラッチ回路LBに伝達される。
デコーダDCRは、識別受信したアドレス信号a1を入出力
装置起動準備信号ｓに変換し、制御回路CA及びラッチ回
路LAに送る。入出力装置起動準備信号ｓを受信した制御
回路CAは、ラッチ回路LBにアドレスバスABから伝達され
ているアドレス信号a1を保持させると共に、デコーダDC
Rの状態を第２クロック周期t2の間保持させる。ラッチ
回路LBは、アドレスバスABを経由して伝達されるアドレ
ス信号a1を保持し、内部アドレスcaとして制御部IOBに
伝達する。一方ラッチ回路LAは、第２クロック周期t2が
開始される迄、入出力装置選択信号csを出力しない。な
お、この第１クロック周期にデータバスDBを経由してこ
の入出力装置では必要ではない他のデータd0が制御部IO
Bに伝達されることがあっても、制御部IOBは第１クロッ
ク周期t1の間、選択信号送出手段中のラッチ回路LAから
の入出力装置選択信号cs及び制御回路CBからの入出力装
置書込読出信号（crw）を受信しないため、データバスD
Bから伝達される他のデータd0を受信することはない。
装置起動準備信号ｓに変換し、制御回路CA及びラッチ回
路LAに送る。入出力装置起動準備信号ｓを受信した制御
回路CAは、ラッチ回路LBにアドレスバスABから伝達され
ているアドレス信号a1を保持させると共に、デコーダDC
Rの状態を第２クロック周期t2の間保持させる。ラッチ
回路LBは、アドレスバスABを経由して伝達されるアドレ
ス信号a1を保持し、内部アドレスcaとして制御部IOBに
伝達する。一方ラッチ回路LAは、第２クロック周期t2が
開始される迄、入出力装置選択信号csを出力しない。な
お、この第１クロック周期にデータバスDBを経由してこ
の入出力装置では必要ではない他のデータd0が制御部IO
Bに伝達されることがあっても、制御部IOBは第１クロッ
ク周期t1の間、選択信号送出手段中のラッチ回路LAから
の入出力装置選択信号cs及び制御回路CBからの入出力装
置書込読出信号（crw）を受信しないため、データバスD
Bから伝達される他のデータd0を受信することはない。
第２クロック周期t2において、マイクロプロセッサMPU
がプログラムカウンタPCから所定のアドレス信号a1とは
異なる他のアドレス信号a2をアドレスバスABに送出する
場合、このアドレス信号a2は、アドレスバスABを経由し
て入出力装置IOの選択部IOAのデコーダDCR及びラッチ回
路LBに伝達されるが、デコーダDCRは制御回路CAからの
制御により、第２クロック周期t2の間も入出力装置起動
準備信号ｓの出力状態を維持しているため、このアドレ
ス信号の受信は阻止されている。またラッチ回路LBも、
第１クロック周期t1においてアドレスバスABから伝達さ
れたアドレス信号a1を保持した状態に維持され、第２ク
ロック周期t2においてアドレスバスABを経由して伝達さ
れるアドレス信号a2は保持しない。
がプログラムカウンタPCから所定のアドレス信号a1とは
異なる他のアドレス信号a2をアドレスバスABに送出する
場合、このアドレス信号a2は、アドレスバスABを経由し
て入出力装置IOの選択部IOAのデコーダDCR及びラッチ回
路LBに伝達されるが、デコーダDCRは制御回路CAからの
制御により、第２クロック周期t2の間も入出力装置起動
準備信号ｓの出力状態を維持しているため、このアドレ
ス信号の受信は阻止されている。またラッチ回路LBも、
第１クロック周期t1においてアドレスバスABから伝達さ
れたアドレス信号a1を保持した状態に維持され、第２ク
ロック周期t2においてアドレスバスABを経由して伝達さ
れるアドレス信号a2は保持しない。
従ってラッチ回路LBは第２クロック周期t2の間も、アド
レス信号a1にもとずく内部アドレスcaを制御部IOBに伝
達し続ける。一方ラッチ回路LAは、第２クロック周期t2
が開始されると動作準備状態から動作状態に移り、入出
力装置選択信号csを出力し、制御部IOB及び制御回路CB
に伝達する。
レス信号a1にもとずく内部アドレスcaを制御部IOBに伝
達し続ける。一方ラッチ回路LAは、第２クロック周期t2
が開始されると動作準備状態から動作状態に移り、入出
力装置選択信号csを出力し、制御部IOB及び制御回路CB
に伝達する。
また制御回路CBはラッチ回路LAから入出力装置選択信号
csを伝達される間、マイクロプロセッサMPUから伝達さ
れる書込状態に設定された書込読出信号rwを入出力装置
書込読出信号crwとして制御部IOBに伝達する。
csを伝達される間、マイクロプロセッサMPUから伝達さ
れる書込状態に設定された書込読出信号rwを入出力装置
書込読出信号crwとして制御部IOBに伝達する。
第２クロック周期t2の後半になると、マイクロプロセッ
サMPUはインデックスレジスタIXからデータd1をデータ
バスDBに送出する。データd1は、データバスDBを経由し
て制御部IOBに伝達される。
サMPUはインデックスレジスタIXからデータd1をデータ
バスDBに送出する。データd1は、データバスDBを経由し
て制御部IOBに伝達される。
しかして制御部IOBは内部アドレス、入出力装置選択信
号cs及び書込状態に設定された入出力装置書込読出信号
crwを受信しているため、データバスDBから伝達される
データd1をレジスタに書込むことが可能となる。
号cs及び書込状態に設定された入出力装置書込読出信号
crwを受信しているため、データバスDBから伝達される
データd1をレジスタに書込むことが可能となる。
以上の説明から明らかな如く、本実施例によればマイク
ロプロセッサMPUが２クロック周期間でアクセス命令を
実行する過程において、第１クロック周期t1に送出した
アドレスa1と、第２クロック周期t2に送出したデータd1
とが入出力装置IOに伝達され、第２クロック周期t2にお
いて制御部IOBに伝達される入出力装置選択信号cs及び
入出力装置書込読出信号crwにより入出力装置でのデー
タの書込みが行なわれる。従って入出力装置IOは、マイ
クロプロセッサMPUを動作させるクロック信号Φの1/2の
低速で動作することとなり、マイクロプロセッサMPUの
動作速度を入出力装置IOと同程度に低下させる必要が無
くなる。
ロプロセッサMPUが２クロック周期間でアクセス命令を
実行する過程において、第１クロック周期t1に送出した
アドレスa1と、第２クロック周期t2に送出したデータd1
とが入出力装置IOに伝達され、第２クロック周期t2にお
いて制御部IOBに伝達される入出力装置選択信号cs及び
入出力装置書込読出信号crwにより入出力装置でのデー
タの書込みが行なわれる。従って入出力装置IOは、マイ
クロプロセッサMPUを動作させるクロック信号Φの1/2の
低速で動作することとなり、マイクロプロセッサMPUの
動作速度を入出力装置IOと同程度に低下させる必要が無
くなる。
なお、第２図及び第３図はあく迄本発明の一実施例に過
ぎず、例えば本発明の適用は中央処理装置としてのマイ
クロプロセッサMPUから入出力装置IOにデータを書込む
場合に限定されることは無く、入出力装置IOからマイク
ロプロセッサへデータを読出す場合に適用しても本発明
の効果は変わらない。
ぎず、例えば本発明の適用は中央処理装置としてのマイ
クロプロセッサMPUから入出力装置IOにデータを書込む
場合に限定されることは無く、入出力装置IOからマイク
ロプロセッサへデータを読出す場合に適用しても本発明
の効果は変わらない。
（ｈ） 発明の効果 以上本発明によれば、情報処理システムにおいて、中央
処理装置の動作速度を低下させること無く低速で動作す
る入出力装置にアクセス可能となり、情報処理システム
の処理能力の低下が防止され、しかも入出力装置の構成
及び中央処理装置から入出力装置への制御が簡単化さ
れ、接続処理の効率化が可能となる。
処理装置の動作速度を低下させること無く低速で動作す
る入出力装置にアクセス可能となり、情報処理システム
の処理能力の低下が防止され、しかも入出力装置の構成
及び中央処理装置から入出力装置への制御が簡単化さ
れ、接続処理の効率化が可能となる。
第１図は従来ある中央処理装置から１クロック周期で入
出力装置をアクセスする如き情報処理システムの構成の
一例を示す図、第２図は本発明の第１実施例による情報
処理システムを示す図、第３図は第２図における各種信
号波形を例示する図である。 図において、a,a1及びa2はアドレス信号、ABはアドレス
バス、CA及びCBは制御回路、caは内部アドレス、crwは
入出力装置書込読出信号、csは入出力装置選択信号、DB
はデータバス、DCRはデコーダ、IOは入出力装置、IOAは
入出力装置の選択部、IOBは入出力装置の制御部、IXは
インデクスレジスタ、LA及びLBはラッチ回路、MPUは中
央処理装置としてのマイクロプロセッサ、PCはプログラ
ムカウンタ、rwは書込読出信号、ｓは入出力装置起動準
備信号、t1は第１クロック周期、t2は第２クロック周
期、Φはクロック信号を示す。
出力装置をアクセスする如き情報処理システムの構成の
一例を示す図、第２図は本発明の第１実施例による情報
処理システムを示す図、第３図は第２図における各種信
号波形を例示する図である。 図において、a,a1及びa2はアドレス信号、ABはアドレス
バス、CA及びCBは制御回路、caは内部アドレス、crwは
入出力装置書込読出信号、csは入出力装置選択信号、DB
はデータバス、DCRはデコーダ、IOは入出力装置、IOAは
入出力装置の選択部、IOBは入出力装置の制御部、IXは
インデクスレジスタ、LA及びLBはラッチ回路、MPUは中
央処理装置としてのマイクロプロセッサ、PCはプログラ
ムカウンタ、rwは書込読出信号、ｓは入出力装置起動準
備信号、t1は第１クロック周期、t2は第２クロック周
期、Φはクロック信号を示す。
Claims (1)
- 【請求項１】中央処理装置（MPU）と、そのクロック周
期長の２倍のクロック周期長で動作される入出力装置
（IO）とよりなる情報処理システムにおいて、中央処理
装置は第１クロック周期では入出力装置への所定のアド
レス信号及びデータd0を送出し、第２クロック周期では
所定のアドレス信号とは異なるアドレス信号及びデータ
d1を送出すると共に入出力装置との間でデータの送受を
行なう機能を有し、入出力装置（IO）は選択部（IOA）
と制御部（IOB）とを備え、選択部にはアドレス受信識
別手段（DCR,CA,LB）と、選択信号送出手段（LA,CB）と
が設けられ、アドレス受信識別手段は中央処理装置より
第１クロック周期で送出されたアドレス信号を識別受信
し、制御部に内部アドレス（Ca）を第２クロック周期の
終りまで送出すると共に、第２クロック周期での所定ア
ドレス信号とは異なる他のアドレス信号の受信を阻止す
る機能を有し、選択信号送出手段はアドレス受信識別手
段によるアドレス信号の識別受信によって動作準備状態
となり、第２クロック周期間に制御部に対し入出力装置
選択信号（CS）及びこの入出力装置選択信号と中央処理
装置からの書込読出信号（rw）とに基づく入出力装置書
込読出信号（crw）を送出し、制御部は選択部のアドレ
ス受信識別手段からの内部アドレス（Ca）と選択信号送
出手段からの入出力装置選択信号（CS）及び入出力装置
書込読出信号（crw）との同時受信の間、中央処理装置
との間でデータd1の送受信を可能とする機能を有するこ
とを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057664A JPH0769887B2 (ja) | 1984-03-26 | 1984-03-26 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057664A JPH0769887B2 (ja) | 1984-03-26 | 1984-03-26 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201460A JPS60201460A (ja) | 1985-10-11 |
| JPH0769887B2 true JPH0769887B2 (ja) | 1995-07-31 |
Family
ID=13062167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057664A Expired - Fee Related JPH0769887B2 (ja) | 1984-03-26 | 1984-03-26 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769887B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471536A (en) * | 1977-11-18 | 1979-06-08 | Hitachi Ltd | Processor |
-
1984
- 1984-03-26 JP JP59057664A patent/JPH0769887B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60201460A (ja) | 1985-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |