JPS60201595A - 検査容易な記憶装置 - Google Patents
検査容易な記憶装置Info
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- JPS60201595A JPS60201595A JP59054235A JP5423584A JPS60201595A JP S60201595 A JPS60201595 A JP S60201595A JP 59054235 A JP59054235 A JP 59054235A JP 5423584 A JP5423584 A JP 5423584A JP S60201595 A JPS60201595 A JP S60201595A
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- JP
- Japan
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- data
- rom
- bit
- cyclic code
- circuit
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の利用分野〕
本発明は、自己テスト可能な記憶装置とくに固定記憶装
置（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ： 以下ＲＯ
Ｍと呼ぶ）に関する。
置（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ： 以下ＲＯ
Ｍと呼ぶ）に関する。
ＲＯＭの故障検査は、それに記憶されているデータをす
べて読み出し、そのデータを正しい値と比較するという
方法によって行なわれてきた。この方法で自己テスト可
能なＲＯＭを実現するとすれば、ＲＯＭの容量は２倍必
要なことになる。つまり、本来のＲＯＭと正しい値を記
憶しておくべきＲＯＭが必要となり、自己テス、・可能
ＲＯＭにするには、これらを同一集積回路上に入れなけ
ればならない。これでは、ハードウェアが大きくなって
しまう。
べて読み出し、そのデータを正しい値と比較するという
方法によって行なわれてきた。この方法で自己テスト可
能なＲＯＭを実現するとすれば、ＲＯＭの容量は２倍必
要なことになる。つまり、本来のＲＯＭと正しい値を記
憶しておくべきＲＯＭが必要となり、自己テス、・可能
ＲＯＭにするには、これらを同一集積回路上に入れなけ
ればならない。これでは、ハードウェアが大きくなって
しまう。
上記の問題を解決する方法として、１９８１年のｌ５Ｓ
ＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ ５ｔ
ａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ）に於
いてＭＩＳＲ（Ｍｕｌｔｉ Ｉｎｐｕｔ Ｓｉｇ＋１ａ
ｔｕｒｅＲｅｇｉｓｔｅｒ）を用いる方法が提案されて
いる（１９８３ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ ｐａｐ
ｅｒｓ ｐｐ、１７６〜１７ｇ） 、しかしながら、こ
の方法に於いてはＲＯＭの２ビツト故障を完全に検出す
ることはできない。
ＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ ５ｔ
ａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ）に於
いてＭＩＳＲ（Ｍｕｌｔｉ Ｉｎｐｕｔ Ｓｉｇ＋１ａ
ｔｕｒｅＲｅｇｉｓｔｅｒ）を用いる方法が提案されて
いる（１９８３ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ ｐａｐ
ｅｒｓ ｐｐ、１７６〜１７ｇ） 、しかしながら、こ
の方法に於いてはＲＯＭの２ビツト故障を完全に検出す
ることはできない。
本発明の目的は１ビツト故障のみならず２ビツト故障も
検出可能な自己テスト可能なＲＯＭを提供することにあ
る。
検出可能な自己テスト可能なＲＯＭを提供することにあ
る。
以下、本発明を実施例により詳しく説明する。
第１図は本発明を実施した自己テスト可能なＲＯＭの例
である。°ここで、１はアドレスカウンタ、２はＲＯＭ
本体、３は並直列変換器、４は巡回符号検査回路、５は
制御回路、６は巡回符号検査回路の出力端子、７はＲＯ
Ｍの故障検査を実行していることを示す信号の出力端子
、８は故障検査を開始させる信号を入力するための端子
、９は故障検査の結果を６の端子から取り出すことを可
能にするための信号の入力端子、１０はクロック信号の
入力端子、１１〜１４は制御信号である。
である。°ここで、１はアドレスカウンタ、２はＲＯＭ
本体、３は並直列変換器、４は巡回符号検査回路、５は
制御回路、６は巡回符号検査回路の出力端子、７はＲＯ
Ｍの故障検査を実行していることを示す信号の出力端子
、８は故障検査を開始させる信号を入力するための端子
、９は故障検査の結果を６の端子から取り出すことを可
能にするための信号の入力端子、１０はクロック信号の
入力端子、１１〜１４は制御信号である。
第２図は第１図の本発明の詳細な説明するためのタイム
チャートである。ここで、１５は端子１０から入力され
るクロック信号、１６は端子８から入力される故障検査
の開始信号、１７はアドレスカウンタ１をインクリメン
トする信号、１８はＲＯＭの読み出し並びに並直列変換
器３へのＲＯＭデータのロード信号、１９は巡回符号検
査回路６の動作を可能にする信号、２０は端子９から入
力する信号で、巡回符号検査回路からデータを直列に端
子７へ出力させる信号である。なお、第１図の制御信号
は１１が１７の信号、１２が１８の信号、１４が１９お
よび２０の信号に相当し、また、１３はシフトクロック
で、入力クロック１５に同じである。
チャートである。ここで、１５は端子１０から入力され
るクロック信号、１６は端子８から入力される故障検査
の開始信号、１７はアドレスカウンタ１をインクリメン
トする信号、１８はＲＯＭの読み出し並びに並直列変換
器３へのＲＯＭデータのロード信号、１９は巡回符号検
査回路６の動作を可能にする信号、２０は端子９から入
力する信号で、巡回符号検査回路からデータを直列に端
子７へ出力させる信号である。なお、第１図の制御信号
は１１が１７の信号、１２が１８の信号、１４が１９お
よび２０の信号に相当し、また、１３はシフトクロック
で、入力クロック１５に同じである。
第１図の回路の動作を以下に説明する。まず、故障開始
信号１６が入力されると、アドレスカウンタ１および巡
回符号検査回路がイニシャライズされ、制御回路５も動
作を開始する。制御回路の動作が開始すると、制御から
ＲＯＭ２に対して読み出し信号１８が出されて、ＲＯＭ
のデータが並直列変換器３内のシフトレジスタへロード
される。
信号１６が入力されると、アドレスカウンタ１および巡
回符号検査回路がイニシャライズされ、制御回路５も動
作を開始する。制御回路の動作が開始すると、制御から
ＲＯＭ２に対して読み出し信号１８が出されて、ＲＯＭ
のデータが並直列変換器３内のシフトレジスタへロード
される。
このロードされたデータはクロック１５によって直列デ
ータとして巡回符号検査回路４へ送られる。
ータとして巡回符号検査回路４へ送られる。
ＲＯＭ２のデータが重複することなく、また、途切れる
ことなく巡回符号検査回路４へ送られるためにはＲＯＭ
２はＮクロックサイクル毎に読み出されねばならない。
ことなく巡回符号検査回路４へ送られるためにはＲＯＭ
２はＮクロックサイクル毎に読み出されねばならない。
ここで、ＮはＲＯＭの並列出力のビット数である。した
がって、ＲＯＭ２の読み出し信号１８はＮクロックサイ
クル毎に出される。なお、第２図ではＮ＝４となってい
る。さらに、ＲＯＭ２のすべてのアドレスのデータを読
み出すために、アドレスカウンタ１は検査開始の信号１
６でゼロにイニシャライズされ、その後はＮクロック周
期の信号１７によって１つずつインクリメントされる。
がって、ＲＯＭ２の読み出し信号１８はＮクロックサイ
クル毎に出される。なお、第２図ではＮ＝４となってい
る。さらに、ＲＯＭ２のすべてのアドレスのデータを読
み出すために、アドレスカウンタ１は検査開始の信号１
６でゼロにイニシャライズされ、その後はＮクロック周
期の信号１７によって１つずつインクリメントされる。
このインクリメント動作はＲＯＭ２の容量であるＷワー
ドの数だけ実行される。
ドの数だけ実行される。
以上のようにして、ＲＯＭのデータはＮＸＷビットの直
列のデータに変換され、巡回符号検査回路４へ入力され
る。巡回符号検査回路については、例えば宮用洋他著「
符号理論」 （昭晃堂）に詳しく述べられているのでこ
こでは説明を省略するが、ここで使用する生成多項式は
次の条件を満足するものとする。
列のデータに変換され、巡回符号検査回路４へ入力され
る。巡回符号検査回路については、例えば宮用洋他著「
符号理論」 （昭晃堂）に詳しく述べられているのでこ
こでは説明を省略するが、ここで使用する生成多項式は
次の条件を満足するものとする。
条件；生成多項式は原始多項式であり、その次数をｍと
すると、ｍは２”−１＜ＮＸＷを満たすこと。ここで、
ＮＸＷはＲＯＭのデータの総ビット数である。
すると、ｍは２”−１＜ＮＸＷを満たすこと。ここで、
ＮＸＷはＲＯＭのデータの総ビット数である。
もし、巡回符号検査回路４の生成多項式が上記の条件を
満足するならば、ＲＯＭの中のいかなる２ビツトの故障
をも検出することが可能である。
満足するならば、ＲＯＭの中のいかなる２ビツトの故障
をも検出することが可能である。
例えば、ＲＯＭが１０ビツトｘ１０２４ワードの構成を
しているとすれば、ＲＯＭの総ビット数は１０２４０で
ある。このとき、ｍ＝１４とすれば２−１ ＝１６３８
３であるので条件を満足する。したがって、次数１４の
原始多項式としては、Ｘ″４４十ｘｘ’＋ｘ＋１がある
ので、これを巡回符号検査回路４の生成多項式とすれば
よい。
しているとすれば、ＲＯＭの総ビット数は１０２４０で
ある。このとき、ｍ＝１４とすれば２−１ ＝１６３８
３であるので条件を満足する。したがって、次数１４の
原始多項式としては、Ｘ″４４十ｘｘ’＋ｘ＋１がある
ので、これを巡回符号検査回路４の生成多項式とすれば
よい。
次に、巡回符号検査回路４に於いて、ＲＯＭの故障を検
出する方法について述べる。最も簡単な方法は、故障検
査を終了した後、第２図の２０の信号を入力することに
より、巡回符号検査回路４のシフトレジスタに残ってい
るデータを外部にシリアルに読み出すことである。そし
て、これを順吹止しい値とシリアルに比較する。シリア
ル比較するので比較回路が簡単である。なお、第２図で
は２０の信号は５クロツクサイクルしか、アクティベイ
トされていないが、実際にはｍ次の生成多項式にはｍビ
ットのシフトレジスタが対応しているので、これを読み
出すためには少なくともｍクロックサイクルが必要であ
る。この方法は、巡回符号検査回路のシフトレジスタに
残るべき正しい値を外で記憶しておき実際に得られる値
と比較する手間が必要である。
出する方法について述べる。最も簡単な方法は、故障検
査を終了した後、第２図の２０の信号を入力することに
より、巡回符号検査回路４のシフトレジスタに残ってい
るデータを外部にシリアルに読み出すことである。そし
て、これを順吹止しい値とシリアルに比較する。シリア
ル比較するので比較回路が簡単である。なお、第２図で
は２０の信号は５クロツクサイクルしか、アクティベイ
トされていないが、実際にはｍ次の生成多項式にはｍビ
ットのシフトレジスタが対応しているので、これを読み
出すためには少なくともｍクロックサイクルが必要であ
る。この方法は、巡回符号検査回路のシフトレジスタに
残るべき正しい値を外で記憶しておき実際に得られる値
と比較する手間が必要である。
この手間を簡単化するためには、正しい値が、すべてＯ
（またはすべて１）であればよい。このときは外部での
比較チェックは容易である。しかしながら、この場合、
第２図の端子６からはＯ（または１）だけの信号しか出
てこないので、もしこの端子が０（または１）に縮退故
障していたら故障検出ができない。
（またはすべて１）であればよい。このときは外部での
比較チェックは容易である。しかしながら、この場合、
第２図の端子６からはＯ（または１）だけの信号しか出
てこないので、もしこの端子が０（または１）に縮退故
障していたら故障検出ができない。
これを避けるためには、正しい値は０１・・・０１（０
１の繰り返し）であるとよい。こうすると外でのチェッ
クも簡単であり、端子の縮退故障をも検出することがで
きる。もちろん、巡回符号検査回路４のシフトレジスタ
に０１・・・０１が残るようにするには、ＲＯＭの最後
のｍビットをそのようになるように適当に決めてやる例
えば前出の例ＩＯビットｘ １０２４ワードのＲＯＭの
例では生成多項式は１４次であったので、１４ビツトの
データ、つまり最後の２ワードに適当な値に入れること
によって巡回符号検査回路のシフトレジスタに残る値が
０１・・・０１になるようにする。
１の繰り返し）であるとよい。こうすると外でのチェッ
クも簡単であり、端子の縮退故障をも検出することがで
きる。もちろん、巡回符号検査回路４のシフトレジスタ
に０１・・・０１が残るようにするには、ＲＯＭの最後
のｍビットをそのようになるように適当に決めてやる例
えば前出の例ＩＯビットｘ １０２４ワードのＲＯＭの
例では生成多項式は１４次であったので、１４ビツトの
データ、つまり最後の２ワードに適当な値に入れること
によって巡回符号検査回路のシフトレジスタに残る値が
０１・・・０１になるようにする。
第３図に巡回符号検査回路の内容が０１・・・０１であ
ることをチェックする外部回路を示す。ここで、３０．
３１はＤタイプＦＦ、３３は排他的論理和回路、３４は
論理積（Ａ Ｎ Ｄ）回路である。
ることをチェックする外部回路を示す。ここで、３０．
３１はＤタイプＦＦ、３３は排他的論理和回路、３４は
論理積（Ａ Ｎ Ｄ）回路である。
また、端子３５には巡回符号のデータがシリアルに入力
され（第１図の端子６がつながれる）、３６にはクロッ
ク信号（第１図の端子１０、第２図の信号１５）が入力
される。さらに、端子３７へは巡回符号検査回路からデ
ータを読み出すことを可能とする信号（第１図の端子９
、第２図の信号２０と同じ）を、端子３８へはイニシャ
ライズ信号（第１図の端子８、第２図の信号１６と同じ
）を入力する。
され（第１図の端子６がつながれる）、３６にはクロッ
ク信号（第１図の端子１０、第２図の信号１５）が入力
される。さらに、端子３７へは巡回符号検査回路からデ
ータを読み出すことを可能とする信号（第１図の端子９
、第２図の信号２０と同じ）を、端子３８へはイニシャ
ライズ信号（第１図の端子８、第２図の信号１６と同じ
）を入力する。
第３図でフリップフロップ３０はデータを１ビツトのク
ロックサイクル分だけ保持する働きをもつ。また、排他
的論理和３３は、現在送られてくるデータが１ビツト前
と必ず反転したデータ（ただし、フリップフロップ３０
の初期値に１に相当）であることをチェックし、もし、
そうでない場合があれば、すぐさまフリップフロップ３
１に１をセットする。したがって、フリップフロップ３
Ｉに１がセットされれば、巡回符号検査回路のデータが
０１・・・０１でなかったことを示す。
ロックサイクル分だけ保持する働きをもつ。また、排他
的論理和３３は、現在送られてくるデータが１ビツト前
と必ず反転したデータ（ただし、フリップフロップ３０
の初期値に１に相当）であることをチェックし、もし、
そうでない場合があれば、すぐさまフリップフロップ３
１に１をセットする。したがって、フリップフロップ３
Ｉに１がセットされれば、巡回符号検査回路のデータが
０１・・・０１でなかったことを示す。
一般に、ｍビットのデータを比較するには、ｍ個のフリ
ップフロップと同じくｍ個の排他的論理和回路が必要で
あるので、第３図のチェック回路は非常に簡単な回路と
いうことができる。
ップフロップと同じくｍ個の排他的論理和回路が必要で
あるので、第３図のチェック回路は非常に簡単な回路と
いうことができる。
以上の手段により、ＲＯＭのＮＸＷビットのデータはｍ
ビットのデータに圧縮される。しかも、このｍビットの
データは０１・・・０１という単純な形をしているため
、このパターンと一致するかしないかは容易に検査する
ことができる。そして、ＲＯＭの中に１ビツトまたは２
ビツトの故障があれば、このパターンが０１・・・Ｏｌ
にならない。つまり、このような故障を容易に検出でき
るということになる。
ビットのデータに圧縮される。しかも、このｍビットの
データは０１・・・０１という単純な形をしているため
、このパターンと一致するかしないかは容易に検査する
ことができる。そして、ＲＯＭの中に１ビツトまたは２
ビツトの故障があれば、このパターンが０１・・・Ｏｌ
にならない。つまり、このような故障を容易に検出でき
るということになる。
以−ヒ、本発明によれば、ＲＯＭに、アドレスカウンタ
、並直列変換器および巡回符号検査回路を付加し、かつ
、Ｒ，ＯＭの最終のｍビット（ｍは巡回符号の生成多項
式の次数）を適当な値に設定することによって、１ビツ
トのみならず２ビツトの故障も検出可能な自己テスト可
能なＲＯＭを実現することができる。
、並直列変換器および巡回符号検査回路を付加し、かつ
、Ｒ，ＯＭの最終のｍビット（ｍは巡回符号の生成多項
式の次数）を適当な値に設定することによって、１ビツ
トのみならず２ビツトの故障も検出可能な自己テスト可
能なＲＯＭを実現することができる。
第１図は本発明によって構成した自己テスト可能なＲＯ
Ｍ回路の例、第２図は第１図の自己テスト可能なＲＯＭ
回路の動作を説明するタイムチャートである。第３図は
第１図の回路に用いる巡回ａ １ 口 ￥：Ｊ ３ 図 Ｌ１′＞ 間 Ｉ＋＋ 偽 さ （ −１８、＼ 〜
Ｍ回路の例、第２図は第１図の自己テスト可能なＲＯＭ
回路の動作を説明するタイムチャートである。第３図は
第１図の回路に用いる巡回ａ １ 口 ￥：Ｊ ３ 図 Ｌ１′＞ 間 Ｉ＋＋ 偽 さ （ −１８、＼ 〜
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路で実現される記憶装置に於いて、該
記憶装置のアドレスをすべて指示できるアドレスカウン
タ、該記憶装置のデータ出力が入力される並直列変換器
および該並直列変換器の直列出力が入力される巡回符号
検査回路を有することを特徴とする検査容易な記憶装置
。 ２、第１項記載の検査容易な記憶装置に於いて、そのす
べてのデータを並直列変換器により連続した直列データ
として巡回符号検査回路へ入力したときの、該巡回符号
回路内のシフトレジスタのデータパターンが０，１また
は１，０の繰り返しパターンになるように、記憶装置の
特定のアドレスに特定のデータを記憶させておくことを
特徴とする検査容易な記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054235A JPS60201595A (ja) | 1984-03-23 | 1984-03-23 | 検査容易な記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054235A JPS60201595A (ja) | 1984-03-23 | 1984-03-23 | 検査容易な記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201595A true JPS60201595A (ja) | 1985-10-12 |
Family
ID=12964874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054235A Pending JPS60201595A (ja) | 1984-03-23 | 1984-03-23 | 検査容易な記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276400U (ja) * | 1988-11-30 | 1990-06-12 |
-
1984
- 1984-03-23 JP JP59054235A patent/JPS60201595A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276400U (ja) * | 1988-11-30 | 1990-06-12 |
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