JPS6020254A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS6020254A JPS6020254A JP58127569A JP12756983A JPS6020254A JP S6020254 A JPS6020254 A JP S6020254A JP 58127569 A JP58127569 A JP 58127569A JP 12756983 A JP12756983 A JP 12756983A JP S6020254 A JPS6020254 A JP S6020254A
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- Japan
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- cache memory
- data
- cache
- address
- memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明は２つのキャッジ−メモリを有するデータ処理装
置に関するものである。
置に関するものである。
プログラム内蔵形のデータ処理装置においては命令語お
よびオペランドは主記憶装置に格納されている為、主記
憶装置へのアクセスタイムが性能に与える影響が大き゛
い。そこで、高速大容量のキャッシュメモリを設け１等
価的に主記憶アクセスタイムを減少する手法も汎く用い
られている。近年、さらに、オペランド用のキャッジ−
メモリと命令語用のキャッジ−メモリとを分離して設け
るこトニより、キャッシュメモリへのアクセス競合を避
ける手法が提案されている。
よびオペランドは主記憶装置に格納されている為、主記
憶装置へのアクセスタイムが性能に与える影響が大き゛
い。そこで、高速大容量のキャッシュメモリを設け１等
価的に主記憶アクセスタイムを減少する手法も汎く用い
られている。近年、さらに、オペランド用のキャッジ−
メモリと命令語用のキャッジ−メモリとを分離して設け
るこトニより、キャッシュメモリへのアクセス競合を避
ける手法が提案されている。
この手法は極めて有効な手法であるが、２つのキャッシ
ュメモリを設ける必要があり、金物量の増加を伴う。ま
た、仮想アドレス方式を採用したデータ処理装置におい
ては、仮想アドレスを実アドレスに変換するアドレス変
換バッファＴＬＢ（ＴＬＡＮＳＬＡＴＩＯＮ ＬＯＯＫ
ＡＳＩＤＥ ＢＵＦＦＥＲ）によって得た実アドレスを
用いて、キャッジ−メモリを索引する方法が一般的であ
る。前述の２つに分離したキャッジ−メモリに、仮想ア
ドレス方式を適用すると。
ュメモリを設ける必要があり、金物量の増加を伴う。ま
た、仮想アドレス方式を採用したデータ処理装置におい
ては、仮想アドレスを実アドレスに変換するアドレス変
換バッファＴＬＢ（ＴＬＡＮＳＬＡＴＩＯＮ ＬＯＯＫ
ＡＳＩＤＥ ＢＵＦＦＥＲ）によって得た実アドレスを
用いて、キャッジ−メモリを索引する方法が一般的であ
る。前述の２つに分離したキャッジ−メモリに、仮想ア
ドレス方式を適用すると。
各キャッシュメモリにＴＬＢを設ける必要がちシ。
この点においても金物量が増加する。
このような金物量の増加は性能向上の点からは必須であ
るが、故障率が増加し、稼動率が低下するという欠点を
生む。
るが、故障率が増加し、稼動率が低下するという欠点を
生む。
一方、データ処理装置の市場においては、高速モデルの
みでは汎用性に乏しく、同一のアーキテクチュアの中／
低速モデルを含むマシンファミリが要求される。従来、
中速モデルは高速モデルとは全く別に新規設計されてい
た為、多くの開発費用と開発期間を必要とする欠点があ
った。
みでは汎用性に乏しく、同一のアーキテクチュアの中／
低速モデルを含むマシンファミリが要求される。従来、
中速モデルは高速モデルとは全く別に新規設計されてい
た為、多くの開発費用と開発期間を必要とする欠点があ
った。
本発明の目的は、２つのキャッシュメモリに転送するア
ドレス間、および出力データ間を、キャッジ−メモリの
接続指示情報に従い、切替えることにより、２キャッジ
−メモリを使用しての稼動から１キヤツシユのみの稼動
への縮退を可能とし。
ドレス間、および出力データ間を、キャッジ−メモリの
接続指示情報に従い、切替えることにより、２キャッジ
−メモリを使用しての稼動から１キヤツシユのみの稼動
への縮退を可能とし。
キャッシュメモリ障害に対する稼動性を向上することに
ある。
ある。
本発明の別の目的は、２キャ、シュメモリを採用した高
速データ処理装置において、１キヤツシユメモリを削除
した状態においても、残シの１キヤツシユメモリのみで
稼動する低価格の中速データ処理装置をサブモデルとし
て有するデータ処理装置を提供することにある。
速データ処理装置において、１キヤツシユメモリを削除
した状態においても、残シの１キヤツシユメモリのみで
稼動する低価格の中速データ処理装置をサブモデルとし
て有するデータ処理装置を提供することにある。
本発明によれば。
キャッシュメモリを有するデータ処理装置において。
主記憶手段から取出したデータを記憶するプ′−タアレ
イと、該データに関する該データアレイ内の格納アドレ
スと前記主記憶手段内の格納アドレスとの対応を記憶す
るアドレスアレイとの対を。
イと、該データに関する該データアレイ内の格納アドレ
スと前記主記憶手段内の格納アドレスとの対応を記憶す
るアドレスアレイとの対を。
それぞれ含み、異なるアドレスに対して応答可能な第１
及び第２のキャッシュメモリと。
及び第２のキャッシュメモリと。
該第１及び第２のキャッシュメモリの出力テ゛−タを切
替えるデータ切替手段と。
替えるデータ切替手段と。
該第１及び第２のキャッジ−メモリがそれぞれ前記デー
タ処理装置に対して接続状態にある）・非接続状態にあ
るかを表示する構成表示手段と。
タ処理装置に対して接続状態にある）・非接続状態にあ
るかを表示する構成表示手段と。
該構成表示手段の表示する一方のキャッシュメモリの非
接続状態に応答して、該非接続キャッジ−メモリに対す
るアドレスを他方の接続状態にあるキャッシュメモリへ
出力する要求制御手段と。
接続状態に応答して、該非接続キャッジ−メモリに対す
るアドレスを他方の接続状態にあるキャッシュメモリへ
出力する要求制御手段と。
該構成表示手段の表示する一方のキャッジ−メモリの非
接続状態に応答して、前記データ切替手段が該非接続キ
ャッシュメモリの出力データを選択することを禁止し、
他方の接続状態にあるキャッシュメモリの出力データを
選択することを許可する切替制御手段とを有するデータ
処理装置が得られる。
接続状態に応答して、前記データ切替手段が該非接続キ
ャッシュメモリの出力データを選択することを禁止し、
他方の接続状態にあるキャッシュメモリの出力データを
選択することを許可する切替制御手段とを有するデータ
処理装置が得られる。
更に２本発明によれば。
キャッジ−メモリを有するデータ処理装置において。
主記憶手段から取出したデータを記憶するデータアレイ
と、該データに関する該データアレイ内の格納アドレス
と前記主記憶手段内の格納アドレスとの対応を記憶する
アドレスアレイとの対を。
と、該データに関する該データアレイ内の格納アドレス
と前記主記憶手段内の格納アドレスとの対応を記憶する
アドレスアレイとの対を。
それぞれ含み、異なるアドレスに対して応答可能である
第１のキャッシュメモリ及び前記データ処理装置に対し
て選択的に実装可能な第２のキャッシュメモリと。
第１のキャッシュメモリ及び前記データ処理装置に対し
て選択的に実装可能な第２のキャッシュメモリと。
該第１及び第２のキャッシュメモリの出力データを切替
えるデータ切替手段と。
えるデータ切替手段と。
該第２のキャッシュメモリが前記データ処理装置に対し
て接続状態にあるか非接続状態にあるかを表示する構成
表示手段と。
て接続状態にあるか非接続状態にあるかを表示する構成
表示手段と。
該構成表示手段の表示する前記第２のキャッシュメモリ
の非接続状態に応答して、該非接続キャッシュメモリに
対するアドレスを前記第１の接続状態にあるキャッジ−
メモリへ出力する要求制御手段と。
の非接続状態に応答して、該非接続キャッシュメモリに
対するアドレスを前記第１の接続状態にあるキャッジ−
メモリへ出力する要求制御手段と。
該構成表示手段の入水する前記第２のキャッシュメモリ
の非接続状態に応答して、前記データ切替手段が該非接
続キャッシュメモリの出力データを選択することを禁止
し、前記第１の接続状態にあるキャッシュメモリの出力
データを選択することを許可する切替制御手段とを有し
。
の非接続状態に応答して、前記データ切替手段が該非接
続キャッシュメモリの出力データを選択することを禁止
し、前記第１の接続状態にあるキャッシュメモリの出力
データを選択することを許可する切替制御手段とを有し
。
前記構成表示手段が前記第２のキャッシュメモリの非接
続状態を表示する場合、前記第２のキャッシュメモリを
前記データ処理装置に実装しない状態で前記第１のキャ
ッシュメモリのみで動作可能としたデータ処理装置が得
られる。
続状態を表示する場合、前記第２のキャッシュメモリを
前記データ処理装置に実装しない状態で前記第１のキャ
ッシュメモリのみで動作可能としたデータ処理装置が得
られる。
次に本発明（（ついて図面を用いて詳細に説明する。第
１図は本発明を適用した実施例を示すブロック図である
。第１図において、命令レジスタｌは命令コード部ＯＰ
Ｃとアドレス偏位りとインデックス指定部Ｘとからなる
命令語を保持する。命令レジスタ１のインデックス指定
部Ｘは複数のエントリからなるインデックスレジスタ２
の１エントリを指定する。アドレス偏位りとインデック
スレジスタ２の出力はオペランドアドレス加算器５にお
いて仮想空間のベースアドレスを保持するペースレジス
タ３と加算され、仮想オ被ランドアドレスを生成する。
１図は本発明を適用した実施例を示すブロック図である
。第１図において、命令レジスタｌは命令コード部ＯＰ
Ｃとアドレス偏位りとインデックス指定部Ｘとからなる
命令語を保持する。命令レジスタ１のインデックス指定
部Ｘは複数のエントリからなるインデックスレジスタ２
の１エントリを指定する。アドレス偏位りとインデック
スレジスタ２の出力はオペランドアドレス加算器５にお
いて仮想空間のベースアドレスを保持するペースレジス
タ３と加算され、仮想オ被ランドアドレスを生成する。
命令先取カウンタ４は、先行取出を行う命令語の仮想空
間内の相対アドレスを保持し、取出要求を送出する毎に
１ずつ加算される。
間内の相対アドレスを保持し、取出要求を送出する毎に
１ずつ加算される。
命令先取カウンタ４の出力は命令アドレス加算器６にお
いてペースレジスタ３の保持するベースアドレスと加算
され、仮想アドレスを生成する。アドレス切替回路７は
オペランドアドレス加算器５の出力と命令アドレス加算
器６の出力とを切替え仮想アドレスレジスタ８へ出力す
る。仮想アドレスレジスタ８の出力はアドレス変換バッ
ファ（ＴＬＢ） ９に接続され、アドレス変換バッファ
９において実アドレスに変換され、実アドレスレノスタ
１０へ出力され、キャッシュメモリ１１を索引する為に
使用される。アドレス切替手段１２けオペランドアドレ
ス加算器５の出力と命令アドレス加算器６の出力とを切
替え、仮想アドレスレノスタ１３へ出力する。仮想アド
レスレノスタ１３の出力はアドレス変換バッファ（ＴＬ
Ｂ） １４に接続され、アドレス変換バッファ１４にお
いて実アドレスに変換され、実アドレスレノスタ１５へ
出力すれる。実アドレスレノスタ１５の出力はキヤ、シ
ーメモリ１６を索引する為（で使用される。ここで。
いてペースレジスタ３の保持するベースアドレスと加算
され、仮想アドレスを生成する。アドレス切替回路７は
オペランドアドレス加算器５の出力と命令アドレス加算
器６の出力とを切替え仮想アドレスレジスタ８へ出力す
る。仮想アドレスレジスタ８の出力はアドレス変換バッ
ファ（ＴＬＢ） ９に接続され、アドレス変換バッファ
９において実アドレスに変換され、実アドレスレノスタ
１０へ出力され、キャッシュメモリ１１を索引する為に
使用される。アドレス切替手段１２けオペランドアドレ
ス加算器５の出力と命令アドレス加算器６の出力とを切
替え、仮想アドレスレノスタ１３へ出力する。仮想アド
レスレノスタ１３の出力はアドレス変換バッファ（ＴＬ
Ｂ） １４に接続され、アドレス変換バッファ１４にお
いて実アドレスに変換され、実アドレスレノスタ１５へ
出力すれる。実アドレスレノスタ１５の出力はキヤ、シ
ーメモリ１６を索引する為（で使用される。ここで。
アドレス変換バッフ ７ （ＴＬＢ ） ９および１４
は各々ＮＥＣ技報Ｖｏｌ 、３５ 、＆ ５に記述され
ている一般的な構成を有するが１本発明とは直接の係り
を持たないので詳細な説明を省略する。
は各々ＮＥＣ技報Ｖｏｌ 、３５ 、＆ ５に記述され
ている一般的な構成を有するが１本発明とは直接の係り
を持たないので詳細な説明を省略する。
キャッシュメモリ１１おヨヒキャッシュメモリ１６の周
辺部を含めた詳細ブロック図を第２図に示す。実アドレ
スレジスタ１０および実アドレスレジスタ１５は、各々
、実ページアドレス１０ａ及び１５ａ、カラムアドレス
１０ｂ及び１５ｂ 。
辺部を含めた詳細ブロック図を第２図に示す。実アドレ
スレジスタ１０および実アドレスレジスタ１５は、各々
、実ページアドレス１０ａ及び１５ａ、カラムアドレス
１０ｂ及び１５ｂ 。
ブロック内アドレス１０ｃ及び１５ｃを保持する。
実アドレスレジスタ１０のカラムアドレス１０ｂはキャ
ッシュメモリ１１のアドレスアレイ１０１に記憶されて
いる実ページアドレスをレベルｉ分読出す。これら読出
された実ページアドレスは。
ッシュメモリ１１のアドレスアレイ１０１に記憶されて
いる実ページアドレスをレベルｉ分読出す。これら読出
された実ページアドレスは。
比較器群１０３において、実アドレスレジスタ１０の実
ページアドレス１０ａと、並行に比較され、一致を検索
される。データアレイ１０２のデータは実アドレスレジ
スタ１０内のカラムアドレス１０ｂとブロック内アドレ
ス１０ｃの一部を用いて読み出され、得られたレベル数
分のデータｄ。
ページアドレス１０ａと、並行に比較され、一致を検索
される。データアレイ１０２のデータは実アドレスレジ
スタ１０内のカラムアドレス１０ｂとブロック内アドレ
ス１０ｃの一部を用いて読み出され、得られたレベル数
分のデータｄ。
比較器群１０３出力にＪ： ！１ｌｆｌｉｌＪ御される
選択器１０５によυ選択され、一致を検出した比較器に
対応するレベルからデータが選択されて出力される。一
致を検出できなかった場合は、実アドレスレジスタ１０
の保持する実アドレスを記憶制御ユニット１８へ送り、
主記憶ＭＭより読み出したデータを補充しつつ動作を続
行する。キャッジ−メモリ１６は、実アドレスレジスタ
１５により索引される。キャッシュメモリ１６ｉｄ、ア
ドレスアレイ１１１、データアレイ１１２．比較器群１
１３゜選択器１１５からなるが、これらの接続および動
作はキャッシュメモリ１１と同様である。このように２
つのキャッシュメモリをもつことにより。
選択器１０５によυ選択され、一致を検出した比較器に
対応するレベルからデータが選択されて出力される。一
致を検出できなかった場合は、実アドレスレジスタ１０
の保持する実アドレスを記憶制御ユニット１８へ送り、
主記憶ＭＭより読み出したデータを補充しつつ動作を続
行する。キャッジ−メモリ１６は、実アドレスレジスタ
１５により索引される。キャッシュメモリ１６ｉｄ、ア
ドレスアレイ１１１、データアレイ１１２．比較器群１
１３゜選択器１１５からなるが、これらの接続および動
作はキャッシュメモリ１１と同様である。このように２
つのキャッシュメモリをもつことにより。
−マシンサイクルにおいて２つの異なるデータ。
例えばオペランドと命令語を侑ることが可能となる。
再び、第１図を参照すると、キャッジ−メモリ１１のデ
ータ出力は直接演算実行部１９に転送される。切替回路
２０はキャッシュメモリ１１およびキャッシュメモリ１
６のデータ出力を切替え。
ータ出力は直接演算実行部１９に転送される。切替回路
２０はキャッシュメモリ１１およびキャッシュメモリ１
６のデータ出力を切替え。
命令バッファ２１へ供給する。命令バッファ２１は、命
令レジスタｌに存在する命令の処理を完了する以前にキ
ャッシュメモリよシ転送される命令語を記憶しておくバ
ッファメモリである。切替回路１７は５切替回路２０と
同様に、キャッジ−メモリ１１およびキャッシュメモリ
１６のデータ出力を切替え、切替回路２２を介して、命
令バッファ２１をバイパスして命令レジスタ１ヘデータ
を転送する・ぐスを形成する。
令レジスタｌに存在する命令の処理を完了する以前にキ
ャッシュメモリよシ転送される命令語を記憶しておくバ
ッファメモリである。切替回路１７は５切替回路２０と
同様に、キャッジ−メモリ１１およびキャッシュメモリ
１６のデータ出力を切替え、切替回路２２を介して、命
令バッファ２１をバイパスして命令レジスタ１ヘデータ
を転送する・ぐスを形成する。
第３図は第１図に示す実施例におけるキャッジ−メモリ
要求送出に係る制御回路１００を示す図である。オ被ラ
ンド取出制御部５０は命令レジスタｌに保持されている
命令語を解読し制御信号７０．７１を出力する。本図に
おいては、メモリ要求信号７０と、メモリ要求が分岐命
令か否かを示す分岐先取出表示信号７１とが示されてい
る。
要求送出に係る制御回路１００を示す図である。オ被ラ
ンド取出制御部５０は命令レジスタｌに保持されている
命令語を解読し制御信号７０．７１を出力する。本図に
おいては、メモリ要求信号７０と、メモリ要求が分岐命
令か否かを示す分岐先取出表示信号７１とが示されてい
る。
命令取出制御部５１は命令先取カウンタ４を使用し、命
令バッファ２１の空き状態を管理しつつ命令取出し要求
７２を出力する。診断制御部５２はデータ処理装置の障
害灯ｊ報の収集、命令再試行およびキャッシュメモリの
構成制御を司どる。このキャッシュメモリの構成制御社
゛能は、キャッシュメモリエｌおよび１６からの信号線
７６および７７を介しての障害報告ならびに外部装置か
らの信号線７８を介してのシステム構成情報を基に。
令バッファ２１の空き状態を管理しつつ命令取出し要求
７２を出力する。診断制御部５２はデータ処理装置の障
害灯ｊ報の収集、命令再試行およびキャッシュメモリの
構成制御を司どる。このキャッシュメモリの構成制御社
゛能は、キャッシュメモリエｌおよび１６からの信号線
７６および７７を介しての障害報告ならびに外部装置か
らの信号線７８を介してのシステム構成情報を基に。
キャッジ−メモリの接続または切離しを判定し。
判定結果をキャッシュ構成表示器５３に出力する機能で
ある。キャッシュ拍°成表示器５３は９診断制御部５２
からの判定結果を受け、ギャッシーメモリ１１及び１６
がそれぞれ本データ処理装置に対して接続状態にあるか
、非接続状態にあるかを表示する。このキャッジ−構成
表示器５３の化カフ３は、要求制御部５４と切替制御部
５５とに送られる。要求制御部５４は本発明の基幹をな
す′部分である。この要求制御部５４は、各種要求、お
よびキャッジ−構成表示器用カフ３．および２つのキャ
ッジ−メモリが各々要求受付可状態であることを表示す
る信号７４．７５に応答し１両キャ、シュメモリへ送出
可能な要求を決定し、キャッシュメモリ１１へ信号線８
０を介して、キャッシュメモリ１６へ信号線８１を介し
て通知する。同時に。
ある。キャッシュ拍°成表示器５３は９診断制御部５２
からの判定結果を受け、ギャッシーメモリ１１及び１６
がそれぞれ本データ処理装置に対して接続状態にあるか
、非接続状態にあるかを表示する。このキャッジ−構成
表示器５３の化カフ３は、要求制御部５４と切替制御部
５５とに送られる。要求制御部５４は本発明の基幹をな
す′部分である。この要求制御部５４は、各種要求、お
よびキャッジ−構成表示器用カフ３．および２つのキャ
ッジ−メモリが各々要求受付可状態であることを表示す
る信号７４．７５に応答し１両キャ、シュメモリへ送出
可能な要求を決定し、キャッシュメモリ１１へ信号線８
０を介して、キャッシュメモリ１６へ信号線８１を介し
て通知する。同時に。
要求制御部５４は、対応するアドレスを両キャッジーメ
モリへ送出する為、制御線８２を介して切替回路７を、
制御線８３を介して切替回路１２を制御する。件た。要
求制御部５４は、キャッシュメモリの要求受付不可状態
ならびに要求の競合が発生した場合は、要求送出不可で
あることを要求元即ちオにランド取出制御部５０へ信号
線８４゜命令取出制御部５１へ信号線８５を介して通知
し。
モリへ送出する為、制御線８２を介して切替回路７を、
制御線８３を介して切替回路１２を制御する。件た。要
求制御部５４は、キャッシュメモリの要求受付不可状態
ならびに要求の競合が発生した場合は、要求送出不可で
あることを要求元即ちオにランド取出制御部５０へ信号
線８４゜命令取出制御部５１へ信号線８５を介して通知
し。
通知された制御部５０又は５１は要求送出が可能となる
まで状態を保持する。切替制御部５５は。
まで状態を保持する。切替制御部５５は。
オにランド取出制御部５０の制御信号９０およびキャッ
ジ−構成表示器５３の出力信号７３の信号に応答し、信
号線９２を介して切替回路１７を。
ジ−構成表示器５３の出力信号７３の信号に応答し、信
号線９２を介して切替回路１７を。
信号線９３を介して切替回路２０を、２つのキャッジ−
メモリよシの適切なデータを選択させるように制御する
。
メモリよシの適切なデータを選択させるように制御する
。
要求Ｆｉｔ！１則ｊ部５４のｉｌ制御フローチャートを
第４図に示す。以下、第４図をも参照して第３図の要求
制御部５４の動作を説明する。信号線７３がキャッシュ
メモリ１６の接続を指示する場合、信号線７０を介して
オペランド取出制御部５０から送られた要求を、信号線
７１を介して送られた分岐先先取指示に従い、キャッシ
ュメモリ１１またはキャッシュメモリ１６の一方へ送出
する。送出対象のキャッシュメモリが要求受付不可状態
である場合は、オペランド取出制御部５０へ信号線８４
を介して通知する。またオ被うンドアドレス加ｑ器５の
出力アドレスは、信号線８２ならびに８３を介して、切
替器７および１２を制御することによりキャッシュメモ
リ１１または１６へ送出される。
第４図に示す。以下、第４図をも参照して第３図の要求
制御部５４の動作を説明する。信号線７３がキャッシュ
メモリ１６の接続を指示する場合、信号線７０を介して
オペランド取出制御部５０から送られた要求を、信号線
７１を介して送られた分岐先先取指示に従い、キャッシ
ュメモリ１１またはキャッシュメモリ１６の一方へ送出
する。送出対象のキャッシュメモリが要求受付不可状態
である場合は、オペランド取出制御部５０へ信号線８４
を介して通知する。またオ被うンドアドレス加ｑ器５の
出力アドレスは、信号線８２ならびに８３を介して、切
替器７および１２を制御することによりキャッシュメモ
リ１１または１６へ送出される。
信号１ｍ ７３がキャッジ−メモリ１６の切離しを指示
する場合、オにランド取出制御部５０から送られた要求
は分岐先先取指示か否かにかかわらず。
する場合、オにランド取出制御部５０から送られた要求
は分岐先先取指示か否かにかかわらず。
キャッジ−メモリ１１に出力する。命令取出制御部５１
から送られた命令取出要求はキャッジ−メモリ１６が接
続されている場合、オペランド取出制御ｔ’１１部５０
から分岐先先取指示が到来するＷ１合。
から送られた命令取出要求はキャッジ−メモリ１６が接
続されている場合、オペランド取出制御ｔ’１１部５０
から分岐先先取指示が到来するＷ１合。
要求送出競合によフ送出を抑止され、送出不可状態であ
ることを命令取出制御部５１に通知する。
ることを命令取出制御部５１に通知する。
分岐先先取指示が到来しない場合、命令先取要求をキャ
ッシュメモリ１６へ送シ出し可能であり。
ッシュメモリ１６へ送シ出し可能であり。
キャッジ−メモリ１６の要求送付可能状態を表示する信
号線８５に応じて、要求の送出を制御する。
号線８５に応じて、要求の送出を制御する。
キャッシュメモリ１６が切離されている場合、命令取出
要求はオペランド取出制御部５０からの要求によシ送出
を抑止され、この要求がない時にキヤ、シーメモリ１１
の要求受付可能状態を表示する信号線７５に応じて要求
をキャッジ−メモリ１１に送出する。また送出抑止また
は受付不可能の状態では命令取出制御部５１に信号線８
５を介して通知する。
要求はオペランド取出制御部５０からの要求によシ送出
を抑止され、この要求がない時にキヤ、シーメモリ１１
の要求受付可能状態を表示する信号線７５に応じて要求
をキャッジ−メモリ１１に送出する。また送出抑止また
は受付不可能の状態では命令取出制御部５１に信号線８
５を介して通知する。
切替制御部５５０制御フローチヤートを第５図に示す。
第５図をも参照して、第３図の切替制御部５５の動作を
説明する。キャッシュメモリ１６が切勺離された場合、
切替回路１７および切替回路２０をキャッジ−メモリ１
１を選択するように固定化し、キャッシュメモリ１６が
接続されている場合切替回路２０をキヤ、シーメモリ１
１を選択するように固定化すると共に、切替回路１７を
制御ｉ？４９０の指示にょ９キャッジ−メモｌ） １１
ｔたはキャッジ−メモリ１６を選択可能とする。ここ
で制御線９０ｒ例えば間接アドレス修飾動作のごとく、
命令語以外のデータを参照してオ被うンド取シ出しを行
う際に使用される。
説明する。キャッシュメモリ１６が切勺離された場合、
切替回路１７および切替回路２０をキャッジ−メモリ１
１を選択するように固定化し、キャッシュメモリ１６が
接続されている場合切替回路２０をキヤ、シーメモリ１
１を選択するように固定化すると共に、切替回路１７を
制御ｉ？４９０の指示にょ９キャッジ−メモｌ） １１
ｔたはキャッジ−メモリ１６を選択可能とする。ここ
で制御線９０ｒ例えば間接アドレス修飾動作のごとく、
命令語以外のデータを参照してオ被うンド取シ出しを行
う際に使用される。
以上の目９・明においては、キャッシュメモリＩ６の切
離し、接続について記載しているが、演算実行部１９の
前段に切替器２ｏと同様の切替器を説けることによシ、
キャッンーメモリ１１を切離し。
離し、接続について記載しているが、演算実行部１９の
前段に切替器２ｏと同様の切替器を説けることによシ、
キャッンーメモリ１１を切離し。
キャッシュメモリ１６を代替キャッシュメモリとして機
能させることができる。
能させることができる。
また、キャッシュ構成表示器５３が外部装置からの信号
７８（第３図）にょ勺固定的に一方のキメモリに対する
入出力信号はすべて切離されるので、切離されたキャッ
シュメモリを装置から削除可能である。同様にアドレス
変換バッファ、実アドレスレジスタ、仮想アドレスレジ
スタも削除可能である。この機能により、２キャッジ−
メモリを有する高速のデータ処理装置に対するよシ低速
のデータ処理装置を容易にかつ低価格で実現できる。
７８（第３図）にょ勺固定的に一方のキメモリに対する
入出力信号はすべて切離されるので、切離されたキャッ
シュメモリを装置から削除可能である。同様にアドレス
変換バッファ、実アドレスレジスタ、仮想アドレスレジ
スタも削除可能である。この機能により、２キャッジ−
メモリを有する高速のデータ処理装置に対するよシ低速
のデータ処理装置を容易にかつ低価格で実現できる。
またアドレス変換バッファの障害に対しても。
障害を起したアドレス変換バッファを切離すことによシ
、稼動性を向上できる。
、稼動性を向上できる。
本発明には以上で述べたごとく、要求制御手段。
切替制御手段を設けることによ、り ｒ ２４”’ヤｙ
シーメモリを有するデータ処理装置における稼動性を向
上できるという効果がある。
シーメモリを有するデータ処理装置における稼動性を向
上できるという効果がある。
更に９本発明には、要求制御手段、切替制御手段を設け
ることによシ、２キャッシュメモリを採用した高速デー
タ処理装置のサブモデルとして１キャッジ−メモリで稼
動する低価格の中速データ処理装置を容易に実現できる
という効果がある。
ることによシ、２キャッシュメモリを採用した高速デー
タ処理装置のサブモデルとして１キャッジ−メモリで稼
動する低価格の中速データ処理装置を容易に実現できる
という効果がある。
第１図は本発明を適用したデータ処理装置のブロック図
、第２図は第１図に示したキャッシュメモＩ７１１およ
び１６の詳細ブロック図、第３図は第１図のデータ処理
装置における制御回路１００の詳細ブロック図、第４図
は第３図の要求制御部５４の制御フローチャートを示し
た図・第５図は第３図の切替制御部５５の制御フローチ
ャートを示した図である。 １・・・命令レジスタ、２・・・インデックスレノスタ
。 ３・・・ベースレジスタ、４・・・命令カウンタ、５・
・・オペランドアドレス加算器、６・・・命令アドレス
加算器、７及び１２・・・アドレス切替回路、８及び１
３・・・仮想アドレス切替回路、９及び１４・・・アド
レス変換バッファ、１０及び１５・・・実アドレスレノ
スタ、１１及び１６・・・キャッシュメモリ、１７及び
２０・・・切替回路、２１・・・命令バッファ、２具・
・・切替回路、ＭＭ・・・主記憶、５０・・・オペラン
ド取出制御部、５１・・・命令取出制御部、５２・・・
診断制御部。 ５３・・・キャッシュ構成表示器、５４・・・要求制御
部。 第４図 第５図
、第２図は第１図に示したキャッシュメモＩ７１１およ
び１６の詳細ブロック図、第３図は第１図のデータ処理
装置における制御回路１００の詳細ブロック図、第４図
は第３図の要求制御部５４の制御フローチャートを示し
た図・第５図は第３図の切替制御部５５の制御フローチ
ャートを示した図である。 １・・・命令レジスタ、２・・・インデックスレノスタ
。 ３・・・ベースレジスタ、４・・・命令カウンタ、５・
・・オペランドアドレス加算器、６・・・命令アドレス
加算器、７及び１２・・・アドレス切替回路、８及び１
３・・・仮想アドレス切替回路、９及び１４・・・アド
レス変換バッファ、１０及び１５・・・実アドレスレノ
スタ、１１及び１６・・・キャッシュメモリ、１７及び
２０・・・切替回路、２１・・・命令バッファ、２具・
・・切替回路、ＭＭ・・・主記憶、５０・・・オペラン
ド取出制御部、５１・・・命令取出制御部、５２・・・
診断制御部。 ５３・・・キャッシュ構成表示器、５４・・・要求制御
部。 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、 キャッシュメモリを有するデータ処理装置におい
て。 主記憶手段から取出したデータを記憶するデータアレイ
と、該データに関する該データアレイ内の格納アドレス
と前記主記憶手段内の格納アドレスとの対応を記憶する
アドレスアレイとの対を。 それぞれ含み、異なるアドレスに対して応答可能な第１
及び第２のキャッシュメモリと。 該第１及び第２のキャッジ−メモリの出力データを切替
えるデータ切替手段と。 該第１及び第２のキャッジ−メモリがそれぞれ前記デー
タ処理装置に対して接続状態にあるか非接続状態にある
かを表示する構成表示手段と。 該構成表示手段の表示する一方のキャッジ−メモリの非
接続状態に応答して、該非接続キャッシュメモリに対す
るアドレスを他方の接続状態にあるキャッシュメモリへ
出力する要求制御手段と。 該構成表示手段の表示する一方のキャッジ・、メモリの
非接続状態に応答して、前記データ切替手段が該非接続
キャッシュメモリの出力データを選択することを禁止し
、他方の接続状態にあるキャッジ−メモリの出力データ
を選択することを許可する切替制御手段とを有するデー
タ処理装置。 ２、 キャッシュメモリを有するデータ処理装置におい
て。 主記憶手段から取出したデ゛−夕を記憶するデータアレ
イと、該データに関する該データアレイ内の格納アドレ
スと前記主記憶手段内の格納アドレスとの対応を記憶す
るアドレスアレイとの対を。 それぞれ含み、異なるアドレスに対して応答可能である
第１のキャッジ−メモリ及び前記データ処理装置に対し
て選択的に実装可能な第２のキヤ。 シュメモリと。 該第１及び第２のキャッジ−メモリの出力データを切替
えるデータ切替手段と。 該第２のキャッジ−メモリが前記データ処理装置に対し
て接続状態にあるか非接続状態にあるかを表示する構成
表示手段と。 該構成表示手段の表示する前記第２のキャッジ−メモリ
の非接続状態に応答して、該非接続キャッシュメモリに
対するアドレ２を前記第１の接続状態にあるキャッシュ
メモリへ出力する要求制御手段と。 該構成表示手段の表示する前記第２のキャッジ−メモリ
の非接続状態に応答して、前記データ切替手段が該非接
続キャッシュメモリの出力データを選択することを禁止
し、前記第１の接続状態にあるキャッジ−メモリの出力
データを選択することを許可する切替制御手段とを有し
。 前記構成表示手段が前記第２のキャッシュメモリの非接
続状態を表示する場合、前記第２のキャッジ−メモリを
前記データ処理装置に実装しない状態で前記第１のキャ
ッジ−メモリのみで動作可能としたデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127569A JPS6020254A (ja) | 1983-07-15 | 1983-07-15 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127569A JPS6020254A (ja) | 1983-07-15 | 1983-07-15 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020254A true JPS6020254A (ja) | 1985-02-01 |
| JPH0136133B2 JPH0136133B2 (ja) | 1989-07-28 |
Family
ID=14963284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127569A Granted JPS6020254A (ja) | 1983-07-15 | 1983-07-15 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193245A (ja) * | 1985-02-21 | 1986-08-27 | Hitachi Ltd | 記憶制御方式 |
| JPS61267149A (ja) * | 1985-05-21 | 1986-11-26 | Nec Corp | デ−タ処理装置 |
-
1983
- 1983-07-15 JP JP58127569A patent/JPS6020254A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193245A (ja) * | 1985-02-21 | 1986-08-27 | Hitachi Ltd | 記憶制御方式 |
| JPS61267149A (ja) * | 1985-05-21 | 1986-11-26 | Nec Corp | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0136133B2 (ja) | 1989-07-28 |
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