JPS6020256A - バツフア記憶装置の制御方式 - Google Patents
バツフア記憶装置の制御方式Info
- Publication number
- JPS6020256A JPS6020256A JP58129640A JP12964083A JPS6020256A JP S6020256 A JPS6020256 A JP S6020256A JP 58129640 A JP58129640 A JP 58129640A JP 12964083 A JP12964083 A JP 12964083A JP S6020256 A JPS6020256 A JP S6020256A
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- buffer storage
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- buffer
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はスワップ方式を採用したバッファ記憶装置を具
備するデータ処理装置において、新たなデータに主記憶
装置からバッファ記憶装置へ高速に移動させ、且つバッ
ファ記憶装置が障害を起こしても失うデータを少なくで
きるハ・ンファ記憶装置の制御方式に関する。
備するデータ処理装置において、新たなデータに主記憶
装置からバッファ記憶装置へ高速に移動させ、且つバッ
ファ記憶装置が障害を起こしても失うデータを少なくで
きるハ・ンファ記憶装置の制御方式に関する。
（２）技術の背景
バッファ記憶装置はキャッシュメモリともｕ＝４ばれて
いて、ここには主記憶装置の内容の一部が写しとなって
記憶されている。第１図に示すように命令処理装置３０
’０と主記憶装置１００間にバッファ記憶装置２００が
接続され、２００と３００を合わせて中央処理装置ＣＰ
Ｕと云う。命令処理装置２００がアクセスするときはバ
ッファ記憶装置を主記憶装置とみなして動作するから、
バッファ記憶装置内に目的のデータが存在すれば、それ
を読出してアクセス源へ転送することができる。大容量
の主記憶装置に対しアクセスすることは不要となるがら
メモリアクセスの時間短縮が計れるので有効に利用され
ている。アクセス源が主記す、ａ装置ｆｉに対しデータ
をストアするときの方式にストアスル一方式とスワップ
方式がある。ここではスワップ方式によるのでそれにつ
いて説明する。スワップ方式ではバッファ記憶装置上に
主記憶装置に対応するブロックが存在するとき、バッフ
ァ記憶装置のみにストアを行う。そのため主記憶装置と
の間に内容の不一致が生じるが、このことはタグ（ディ
レクトリ）に記録される。その後のアクセス源からのバ
ッファ記憶装置に対しアクセスがあって、バッファにな
いため主記憶装置が参照されると、主起１、ｇ装置から
目的のデータをバッファ記憶装置へ格納すると共にアク
セス源へ転送する必要がある。
いて、ここには主記憶装置の内容の一部が写しとなって
記憶されている。第１図に示すように命令処理装置３０
’０と主記憶装置１００間にバッファ記憶装置２００が
接続され、２００と３００を合わせて中央処理装置ＣＰ
Ｕと云う。命令処理装置２００がアクセスするときはバ
ッファ記憶装置を主記憶装置とみなして動作するから、
バッファ記憶装置内に目的のデータが存在すれば、それ
を読出してアクセス源へ転送することができる。大容量
の主記憶装置に対しアクセスすることは不要となるがら
メモリアクセスの時間短縮が計れるので有効に利用され
ている。アクセス源が主記す、ａ装置ｆｉに対しデータ
をストアするときの方式にストアスル一方式とスワップ
方式がある。ここではスワップ方式によるのでそれにつ
いて説明する。スワップ方式ではバッファ記憶装置上に
主記憶装置に対応するブロックが存在するとき、バッフ
ァ記憶装置のみにストアを行う。そのため主記憶装置と
の間に内容の不一致が生じるが、このことはタグ（ディ
レクトリ）に記録される。その後のアクセス源からのバ
ッファ記憶装置に対しアクセスがあって、バッファにな
いため主記憶装置が参照されると、主起１、ｇ装置から
目的のデータをバッファ記憶装置へ格納すると共にアク
セス源へ転送する必要がある。
しかしバッファへ格納をする場所が前記ストアの行われ
たブロックであるとすると、そのことがタグを調べて判
るから当該ブロックの内容を主記憶装置上の不一致とな
っている所へ戻し、その後のブロックへ主記憶装置から
移す必要がある。
たブロックであるとすると、そのことがタグを調べて判
るから当該ブロックの内容を主記憶装置上の不一致とな
っている所へ戻し、その後のブロックへ主記憶装置から
移す必要がある。
（３）従来技術と問題点
従来のスワップ方式による動作では前述のように主記憶
装置から新たなデータを持込む必要のあるとき、一旦元
の内容を移してから受取ると云う動作を行うため、時間
的に遅れることがあった。またバッファ・主記憶各装置
の内容が不一致となっている間バッファに障害が発生す
ると、バッファにストアされた新データは総て失われる
という欠点があった。
装置から新たなデータを持込む必要のあるとき、一旦元
の内容を移してから受取ると云う動作を行うため、時間
的に遅れることがあった。またバッファ・主記憶各装置
の内容が不一致となっている間バッファに障害が発生す
ると、バッファにストアされた新データは総て失われる
という欠点があった。
（４）発明の目的
本発明の目的は前述の欠点を改善し、新たなデータはバ
ッファから主記憶装置へ高速に移動させ、且つバッファ
記憶装置が障害しても失うデータを少なくできるバッフ
ァ記憶装置の制御方式を提供することにある。
ッファから主記憶装置へ高速に移動させ、且つバッファ
記憶装置が障害しても失うデータを少なくできるバッフ
ァ記憶装置の制御方式を提供することにある。
（５）発明の構成
前述の目的を達成するための本発明の構成は、命令処理
装置と主犯１．ａ装置間に設けられ、命令処理装置から
アクセスされるバッファ記憶装置を具備し、スワップ方
式によりバッファ記憶装置の内容を更新するデータ処理
装置のバッファ記憶制御方式において、バッファ記憶装
置から読出したデータに変更の行われたことを識別する
手段と、命令処理装置が主記憶装置を参照しない時を検
出する手段と、バッファ記憶装置内の変更されたデータ
を主記憶装置へ書出した後そのデータに対応する変更の
行われたことを識別するための標識をリセソＩ−する手
段、とを具備し、パ・ソファ記憶装置と主記憶装置との
内容を一致させることである。
装置と主犯１．ａ装置間に設けられ、命令処理装置から
アクセスされるバッファ記憶装置を具備し、スワップ方
式によりバッファ記憶装置の内容を更新するデータ処理
装置のバッファ記憶制御方式において、バッファ記憶装
置から読出したデータに変更の行われたことを識別する
手段と、命令処理装置が主記憶装置を参照しない時を検
出する手段と、バッファ記憶装置内の変更されたデータ
を主記憶装置へ書出した後そのデータに対応する変更の
行われたことを識別するための標識をリセソＩ−する手
段、とを具備し、パ・ソファ記憶装置と主記憶装置との
内容を一致させることである。
（６）発明の実施例
第２図は本発明の一実施例の構成を示し、左側１点鎖線
の左は命令処理装置内を示し、右側１点鎖線の右は主記
憶装置を、中間はハ・ソファ記憶装置を示している。
の左は命令処理装置内を示し、右側１点鎖線の右は主記
憶装置を、中間はハ・ソファ記憶装置を示している。
［バッファ記憶装置の内容が変更されず読出しのみされ
る場合］ 端子１００からアドレスがレジスタＡＲを介してアドレ
スアレイＡＡに入る。目的のデータがあるか否かは、ア
ドレスアレイＡＡ内に対応するデータがあるためそれを
索引し、比較器１で比較する。
る場合］ 端子１００からアドレスがレジスタＡＲを介してアドレ
スアレイＡＡに入る。目的のデータがあるか否かは、ア
ドレスアレイＡＡ内に対応するデータがあるためそれを
索引し、比較器１で比較する。
一致すればデータ有りとなるから、そのデータはバッフ
ァ出力レジスタＢＯＤＲに読出しされ、端子１０２から
出力される。このときレジスタＢＯＤＲのデータが変更
されたものであるか否かは変更ビットアレイＣＡに書い
であるので、それが“１゛′であれば、主記憶装置に書
直しをする必要がある。
ァ出力レジスタＢＯＤＲに読出しされ、端子１０２から
出力される。このときレジスタＢＯＤＲのデータが変更
されたものであるか否かは変更ビットアレイＣＡに書い
であるので、それが“１゛′であれば、主記憶装置に書
直しをする必要がある。
アドレスをレジスタＳＡＲに、データを移動用出力レジ
スタＭＯＤＲに入れる。その後レジスタＭＯＤＲの内容
を空時間を利用して主記憶装置に送る。レジスタＭＯＤ
Ｒの内容を総て取り出したときレジスタＳＡＨの内容を
用い変更ビットアレイを′°０”とする。
スタＭＯＤＲに入れる。その後レジスタＭＯＤＲの内容
を空時間を利用して主記憶装置に送る。レジスタＭＯＤ
Ｒの内容を総て取り出したときレジスタＳＡＨの内容を
用い変更ビットアレイを′°０”とする。
［バッファ記憶装置の内容を変更する場合」変更前のデ
ータを読出し、一方スドアずべきデータを端子１０１か
ら供給し、それらをマージ回路と記した所で変更を加え
、レジスタＢ ＯＤ Ｒにセットする。変更ピッｌ−Ｃ
’ＨＧは強制的に“１゛とされる。次にレジスタＢＯＤ
Ｒ，ｌ！：ＣＨＧの内容は各アレイに書込む。変更参照
アドレスはアドレスレジスタＳＡＲに、バッファ出力デ
ータレジスタＢＣ）ＤＲの内容は移動用レジスタＭＯＤ
Ｒにセ・ノドされ、保持される。その後下記の主記憶書
面し条件が発生したときレジスタＭＯＤＲの内容を主記
憶装置へ送出する。完了のときレジスタＳＡＲの内容を
用い変更ピッ１−ＣＨＧを“０”とする。
ータを読出し、一方スドアずべきデータを端子１０１か
ら供給し、それらをマージ回路と記した所で変更を加え
、レジスタＢ ＯＤ Ｒにセットする。変更ピッｌ−Ｃ
’ＨＧは強制的に“１゛とされる。次にレジスタＢＯＤ
Ｒ，ｌ！：ＣＨＧの内容は各アレイに書込む。変更参照
アドレスはアドレスレジスタＳＡＲに、バッファ出力デ
ータレジスタＢＣ）ＤＲの内容は移動用レジスタＭＯＤ
Ｒにセ・ノドされ、保持される。その後下記の主記憶書
面し条件が発生したときレジスタＭＯＤＲの内容を主記
憶装置へ送出する。完了のときレジスタＳＡＲの内容を
用い変更ピッ１−ＣＨＧを“０”とする。
主記憶書面しの条件は、
（ａｌ命令処理装置がバッファ記憶装置を参照しないこ
とを通知したとき、 ｆｂｌバッファ記憶装置の入れ替えが必要になったとき
、 （Ｃ１次の変更参照が行われ、そのアドレスがレジスタ
ＳＡＲのものと一致しなかったとき、である。
とを通知したとき、 ｆｂｌバッファ記憶装置の入れ替えが必要になったとき
、 （Ｃ１次の変更参照が行われ、そのアドレスがレジスタ
ＳＡＲのものと一致しなかったとき、である。
なお、次の変更参照のアドレスがレジスタＳＡＲのもの
と一致したときは移動用出力レジスタＭＯＤＲの内容は
書替えられる。従ってレジスタＭＯＤＲの内容はデータ
アレイＤＡの対応するデータと同じになる。
と一致したときは移動用出力レジスタＭＯＤＲの内容は
書替えられる。従ってレジスタＭＯＤＲの内容はデータ
アレイＤＡの対応するデータと同じになる。
［命令処理装置がバッファ記憶装置を参照しないことを
通知した場合コ 命令処理装置がウェイト状態に在るとき、または命令処
理装置がバッファ記憶装置を参照しなくても良い処理を
行って・いる場合は、そのことを命令処理装置内の検出
装置ＤＴが検出し端子１０３へ信号を送出して来るから
、そのときは移動用出力レジスタＭＯＤＲが空であるか
を調べ、空いていない場合は空くまで待つ。空いた時、
増加計数器ＩＮＣを使用して擬似取出参照を行う。その
後の処理は前述の［バッファ記憶装置の内容を変更する
場合］と同様である。
通知した場合コ 命令処理装置がウェイト状態に在るとき、または命令処
理装置がバッファ記憶装置を参照しなくても良い処理を
行って・いる場合は、そのことを命令処理装置内の検出
装置ＤＴが検出し端子１０３へ信号を送出して来るから
、そのときは移動用出力レジスタＭＯＤＲが空であるか
を調べ、空いていない場合は空くまで待つ。空いた時、
増加計数器ＩＮＣを使用して擬似取出参照を行う。その
後の処理は前述の［バッファ記憶装置の内容を変更する
場合］と同様である。
（７）発明の効果
このようにして本発明によると、命令処理装置が主記憶
装置を参照しない時を検出する手段と、出力データを臨
時的に格納しておく移動用出力レジスタとを組合わせて
、巧みに動作させることにより、データ移動の高速性と
バッファ障害時のデータ消失を減少することができる。
装置を参照しない時を検出する手段と、出力データを臨
時的に格納しておく移動用出力レジスタとを組合わせて
、巧みに動作させることにより、データ移動の高速性と
バッファ障害時のデータ消失を減少することができる。
第１図はデータ処理装置の基本構成を示す図、第２図は
本発明の一実施例としてバッファ記憶装置の構成を示す
図である。 １００−・主記憶装置 ２００・−バッファ記憶装置 ３００−命令処理装置 ＢＯＤＲ−バッファ出力レジスタ ＭＯＤＲ・−・移動用出力レジスタ ＤＴ・−ウェイ１一時などの検出装置 特許出願人 冨士通株式会社 代理人 弁理士 鈴木栄祐 第１図
本発明の一実施例としてバッファ記憶装置の構成を示す
図である。 １００−・主記憶装置 ２００・−バッファ記憶装置 ３００−命令処理装置 ＢＯＤＲ−バッファ出力レジスタ ＭＯＤＲ・−・移動用出力レジスタ ＤＴ・−ウェイ１一時などの検出装置 特許出願人 冨士通株式会社 代理人 弁理士 鈴木栄祐 第１図
Claims (1)
- 命令処理装置と主記憶装置間に設けられ、命令処理装置
からアクセスされるバッファ記憶装置を具備し、スワッ
プ方式によりバッファ記憶装置の内容を更新するデータ
処理装置のバッファ記憶制御方式において、バッファ記
憶装置から読出したデータに変更の行われたことを識別
する手段と、命令処理装置が主記憶装置を参照しない時
を検出する手段と、バッファ記憶装置内の変更されたデ
ータを主記憶装置へ書出した後そのデータに対応する変
更の行われたことを識別するための標識をリセットする
手段、とを具備し、バッファ記憶装置と主記憶装置との
内容を一致させることを特徴とするバッファ記憶装置の
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129640A JPS6020256A (ja) | 1983-07-15 | 1983-07-15 | バツフア記憶装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129640A JPS6020256A (ja) | 1983-07-15 | 1983-07-15 | バツフア記憶装置の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020256A true JPS6020256A (ja) | 1985-02-01 |
Family
ID=15014500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129640A Pending JPS6020256A (ja) | 1983-07-15 | 1983-07-15 | バツフア記憶装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020256A (ja) |
-
1983
- 1983-07-15 JP JP58129640A patent/JPS6020256A/ja active Pending
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