JPS60202984A - 混成集積回路 - Google Patents
混成集積回路Info
- Publication number
- JPS60202984A JPS60202984A JP59061417A JP6141784A JPS60202984A JP S60202984 A JPS60202984 A JP S60202984A JP 59061417 A JP59061417 A JP 59061417A JP 6141784 A JP6141784 A JP 6141784A JP S60202984 A JPS60202984 A JP S60202984A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- integrated circuit
- electronic component
- layer
- hybrid integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はチップ電子部品を用いた混成集積回路、特に高
集積化が可能な混成集積回路に関するものである。
集積化が可能な混成集積回路に関するものである。
従来例の構成とその問題点
第１図は回路構成要素として、フラットパッケージＩＣ
（以下単にＩＣと呼ぶ）およびチップ抵抗から構成され
混成集積回路の回路例を示したものである。図において
Ｒ１−Ｒ３は抵抗、ＩＣ１は半導体ＩＣである。第２図
はチップ電子部品例としてあげたチップ抵抗である。チ
ップ抵抗Ｒ１〜Ｒ６は絶縁基板２ ａ２上に印刷または
蒸着等により抵抗体２ａ３と電極２ａ１が形成されてい
る。
（以下単にＩＣと呼ぶ）およびチップ抵抗から構成され
混成集積回路の回路例を示したものである。図において
Ｒ１−Ｒ３は抵抗、ＩＣ１は半導体ＩＣである。第２図
はチップ電子部品例としてあげたチップ抵抗である。チ
ップ抵抗Ｒ１〜Ｒ６は絶縁基板２ ａ２上に印刷または
蒸着等により抵抗体２ａ３と電極２ａ１が形成されてい
る。
第３図と第４図は、従来方法で構成された混成集積回路
の実例である。第３図はチップ電子部品を搭載した混成
集積回路を構成するときのベースとなる配線基板Ｓ１の
上面図、第４図はフラットパッケージＩＣを含むチップ
電子部品を搭載したときの上面図である。実際の組立に
際しては、配線基板Ｓ、上の指定位置に接着剤又は粘着
性材料を介してチップ電子部品を固定したのち、この基
板を半田槽中に浸漬する等の工法により、チップ電子部
品の各電極は対応する配線用導体部分りに電気的に接続
される。
の実例である。第３図はチップ電子部品を搭載した混成
集積回路を構成するときのベースとなる配線基板Ｓ１の
上面図、第４図はフラットパッケージＩＣを含むチップ
電子部品を搭載したときの上面図である。実際の組立に
際しては、配線基板Ｓ、上の指定位置に接着剤又は粘着
性材料を介してチップ電子部品を固定したのち、この基
板を半田槽中に浸漬する等の工法により、チップ電子部
品の各電極は対応する配線用導体部分りに電気的に接続
される。
このような従来例では、絶縁基板Ｓ１上に配置された配
線用導体りを介して回路が構成されており、チップ電子
部品を確実に導体上電極に接続させる為面積の大きな電
極が必要であり、かつ半田付の際の半田ブリッヂを防ぐ
為にもチップ部品の高密度実装には限界があった。
線用導体りを介して回路が構成されており、チップ電子
部品を確実に導体上電極に接続させる為面積の大きな電
極が必要であり、かつ半田付の際の半田ブリッヂを防ぐ
為にもチップ部品の高密度実装には限界があった。
発明の目的
本発明の目的は、チップ部品、特にフラットパッケージ
ＩＣを含む高密度実装が可能な混成集積回路を提供する
ことである。
ＩＣを含む高密度実装が可能な混成集積回路を提供する
ことである。
発明の構成
この発明は配線用導体を有しない絶縁基板上に、チップ
抵抗やチップコンデンサを固着搭載した第１チップ電子
部品層と、該第１チップ電子部品層上にミニモールドト
ランジスタやフラットパッケージＩＣ等を搭載した第２
チップ電子部品層から成り、これら第１層および第２層
を構成するチップ電子部品の電極部分は相互に密着する
ように配置して、それぞれの電極は導電性材料により接
続したものである。
抵抗やチップコンデンサを固着搭載した第１チップ電子
部品層と、該第１チップ電子部品層上にミニモールドト
ランジスタやフラットパッケージＩＣ等を搭載した第２
チップ電子部品層から成り、これら第１層および第２層
を構成するチップ電子部品の電極部分は相互に密着する
ように配置して、それぞれの電極は導電性材料により接
続したものである。
実施例の説明
本発明の１実施例を第５図〜第７図により説明する。第
６図はベースとなる絶縁基板Ｓ１を示し、配線用導体層
は有していない。第６図は電子部品の配置を示す上面図
で、チップ抵抗Ｒ１，Ｒ２，Ｒ３およびジャンパ抵抗１
１〜Ｉ８かも成る第１チップ電子部品層の各チップ部品
は絶縁基板Ｓ、に接着材等により固着搭載されている。
６図はベースとなる絶縁基板Ｓ１を示し、配線用導体層
は有していない。第６図は電子部品の配置を示す上面図
で、チップ抵抗Ｒ１，Ｒ２，Ｒ３およびジャンパ抵抗１
１〜Ｉ８かも成る第１チップ電子部品層の各チップ部品
は絶縁基板Ｓ、に接着材等により固着搭載されている。
該第１チップ電子部品層の上にはミニモールドトランジ
スタやフラットパッケージＩＣが搭載され、図示の例で
はＩＣ１が搭載されて第２チップ電子部品層を形成して
いる。
スタやフラットパッケージＩＣが搭載され、図示の例で
はＩＣ１が搭載されて第２チップ電子部品層を形成して
いる。
第１チップ電子部品層で使用しているジャンパ素子１１
〜Ｉ８は第２図に示したチップ抵抗と同一形状で、抵抗
値がほぼＯΩのものである。第１チップ電子層を構成す
る電子部品の各電極部分は第１図に示す回路図にしたが
って互に密着するように配置し、第２層を構成する電子
部品、本実施例ではＩＣ１の８ケの電極部分もまた第１
層のチップ電子部品の電極と互に密着するように配置さ
れる。
〜Ｉ８は第２図に示したチップ抵抗と同一形状で、抵抗
値がほぼＯΩのものである。第１チップ電子層を構成す
る電子部品の各電極部分は第１図に示す回路図にしたが
って互に密着するように配置し、第２層を構成する電子
部品、本実施例ではＩＣ１の８ケの電極部分もまた第１
層のチップ電子部品の電極と互に密着するように配置さ
れる。
その後半田ペースト、あるいは導電性ペースト等の導電
性材料４を各々の電極Ｂの部分に塗布し、熱処理を行な
うことにより互に密着した電極部分は電気的に接続され
る。複数個のチップ電子部品の電極が互に密着するよう
に配置され、かつ第１チップ電子部品層の上に第２チッ
プ部品層が搭載されている本実施例の斜視図を第７図に
示す。なお本発明の実施例では抵抗Ｒ１の１端、抵抗Ｒ
３の１端、ジャンパ素子１４．Ｔ８の１端の接続は図示
していないが、これら電極はいずれも外部接続リード部
分との接合部で、金属電線のワイヤポンディングや半田
付は等が可能であるが、本件発明の要旨ではなく、ここ
では特に触れない。
性材料４を各々の電極Ｂの部分に塗布し、熱処理を行な
うことにより互に密着した電極部分は電気的に接続され
る。複数個のチップ電子部品の電極が互に密着するよう
に配置され、かつ第１チップ電子部品層の上に第２チッ
プ部品層が搭載されている本実施例の斜視図を第７図に
示す。なお本発明の実施例では抵抗Ｒ１の１端、抵抗Ｒ
３の１端、ジャンパ素子１４．Ｔ８の１端の接続は図示
していないが、これら電極はいずれも外部接続リード部
分との接合部で、金属電線のワイヤポンディングや半田
付は等が可能であるが、本件発明の要旨ではなく、ここ
では特に触れない。
発明の効果
このような実装構造であるため、本発明はチップ電子部
品間の電気的接続はベースとなる絶縁基板上の配線導体
で行なう必要はなく、各々の電極が互に密着するよう配
置され、かつチップ電子部品が第１層と第２層に立体的
に配置される為、本質的に高集積化される。また絶縁基
板Ｓ１への配線パターンがなく、設計時間が大巾に短縮
される。
品間の電気的接続はベースとなる絶縁基板上の配線導体
で行なう必要はなく、各々の電極が互に密着するよう配
置され、かつチップ電子部品が第１層と第２層に立体的
に配置される為、本質的に高集積化される。また絶縁基
板Ｓ１への配線パターンがなく、設計時間が大巾に短縮
される。
第１図は混成集積回路の回路図、第２図はテップ抵抗の
斜視図、第３図は従来の基板の配線導体上面図、第４図
はその実装状態の上面図、第５図は本発明の１実施例に
用いられる絶縁基板の上面図、第６図は本発明の実装状
態を示す上面図、第７図はその斜視図である。 ２ａ１・・・・・・電極、２ａ２・・・・・・セラミッ
クベース、２ａ３・・・・・・抵抗体、４・・・・・・
導電性材料、Ｒ１−Ｒ３・・・・・・抵抗、■１〜■８
・・・・・・ジャンパー素子、ＩＣ１・・・・・・フラ
ットパッケージＩＣ，Ｓｌ・・・・・・絶縁基板。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第４図 第５図 第６図 第７図
斜視図、第３図は従来の基板の配線導体上面図、第４図
はその実装状態の上面図、第５図は本発明の１実施例に
用いられる絶縁基板の上面図、第６図は本発明の実装状
態を示す上面図、第７図はその斜視図である。 ２ａ１・・・・・・電極、２ａ２・・・・・・セラミッ
クベース、２ａ３・・・・・・抵抗体、４・・・・・・
導電性材料、Ｒ１−Ｒ３・・・・・・抵抗、■１〜■８
・・・・・・ジャンパー素子、ＩＣ１・・・・・・フラ
ットパッケージＩＣ，Ｓｌ・・・・・・絶縁基板。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第４図 第５図 第６図 第７図
Claims (2)
- （１）配線用導体部分を有しない絶縁基板と、上記絶縁
基板上に固着搭載された第１チップ電子部品層と、上記
第一テップ電子部品層上に搭載された第２チップ電子部
品層からなることを特徴とする混成集積回路。 - （２）第１層および第２層を構成する電子部品の電極部
分は互に密着するように配置し、それぞれの前記電極部
分は半田、導電性ペースト等の導電性材料により接続さ
れていることを特徴とする特許請求の範囲第１項記載の
混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59061417A JPS60202984A (ja) | 1984-03-28 | 1984-03-28 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59061417A JPS60202984A (ja) | 1984-03-28 | 1984-03-28 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60202984A true JPS60202984A (ja) | 1985-10-14 |
Family
ID=13170502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59061417A Pending JPS60202984A (ja) | 1984-03-28 | 1984-03-28 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60202984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163391A (ja) * | 1986-01-14 | 1987-07-20 | 富士通株式会社 | 混成集積回路の端子近傍パタ−ンの実装方法 |
-
1984
- 1984-03-28 JP JP59061417A patent/JPS60202984A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163391A (ja) * | 1986-01-14 | 1987-07-20 | 富士通株式会社 | 混成集積回路の端子近傍パタ−ンの実装方法 |
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