JPS60204036A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60204036A JPS60204036A JP5823984A JP5823984A JPS60204036A JP S60204036 A JPS60204036 A JP S60204036A JP 5823984 A JP5823984 A JP 5823984A JP 5823984 A JP5823984 A JP 5823984A JP S60204036 A JPS60204036 A JP S60204036A
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- Japan
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- instruction
- register
- address
- result
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、先行制御にて命令処理を行なうデータ処理装
置に関するもので、特にアドレス生成命令の処理方式に
関する。
置に関するもので、特にアドレス生成命令の処理方式に
関する。
アドレス生成命令であるロードアドレス系の命令（以下
、ＬＡ命令と略す）は、アドレス計算によりメモリアド
レスをめ、結果を汎用レジスタ（以下、ＧＲという）に
格納する。一般に、ＬＡ命令にてめたアドレスは、ベー
ス値、あるいはインデックス値として、後続命令で使用
される。
、ＬＡ命令と略す）は、アドレス計算によりメモリアド
レスをめ、結果を汎用レジスタ（以下、ＧＲという）に
格納する。一般に、ＬＡ命令にてめたアドレスは、ベー
ス値、あるいはインデックス値として、後続命令で使用
される。
従って他の命令に比べて、ＬＡ命令の結果は灰命令のア
ドレス計算に使う頻度が高い。
ドレス計算に使う頻度が高い。
従来、先行制御を行なうデータ処理装置においては、現
在実行中の命令の結果を後続命令が使用する場合、後続
命令の先行動作を禁止する方法が採られている。
在実行中の命令の結果を後続命令が使用する場合、後続
命令の先行動作を禁止する方法が採られている。
この方法では、前記ＬＡ命令の後続命令は、比較的高い
頻度で待たされることになり、性能低下を招いていた。
頻度で待たされることになり、性能低下を招いていた。
この解決法として、従来は、ＬＡ命令を含めてＧＲを更
新する命令の直後の命令が、同じＧＲＯ内各を必要とし
ているとき、ＧＲに格納する前のデータをバイパスさせ
る方式として、特公昭５６−４６１７０号、特公昭５７
−９０８８号等がある。これらに示されている方法は、
いずれもオペランドがメモリ上にあり、メモリからオペ
ランド読出しを行ない、そのデータをそのまま、後続命
令のアドレス計算に使用するか、あるいは本来の演算実
行に先立って、専用の先行演算器を使用して先行演゛算
を行ない、その結果を後続命令のアドレス計算に使用す
る。
新する命令の直後の命令が、同じＧＲＯ内各を必要とし
ているとき、ＧＲに格納する前のデータをバイパスさせ
る方式として、特公昭５６−４６１７０号、特公昭５７
−９０８８号等がある。これらに示されている方法は、
いずれもオペランドがメモリ上にあり、メモリからオペ
ランド読出しを行ない、そのデータをそのまま、後続命
令のアドレス計算に使用するか、あるいは本来の演算実
行に先立って、専用の先行演算器を使用して先行演゛算
を行ない、その結果を後続命令のアドレス計算に使用す
る。
しかし、これらの方法では、ＬＡ命令のようにメモリ読
出しが必要でなく、アドレス計算の結果がそのまま後続
命令のアドレス計算に使用されるケースについても同様
の処理となり、高度の先行制御を行なう場合には、やは
り後続命令が侍たせられる。
出しが必要でなく、アドレス計算の結果がそのまま後続
命令のアドレス計算に使用されるケースについても同様
の処理となり、高度の先行制御を行なう場合には、やは
り後続命令が侍たせられる。
本発明の目的は、前記欠点を除去するものであす、 Ｌ
Ａ命令の後続命令にて、Ｉ、Ａ命令の結果を使用する場
合に、先行制御を乱すことなく処理するデータ処理装置
を提供することにある。
Ａ命令の後続命令にて、Ｉ、Ａ命令の結果を使用する場
合に、先行制御を乱すことなく処理するデータ処理装置
を提供することにある。
本発明は、ＬＡ命令にてアドレス計算した結果をバイパ
スさせて、後続命令に渡すことにより先行制御を乱すこ
となく、命令処理を行なう。
スさせて、後続命令に渡すことにより先行制御を乱すこ
となく、命令処理を行なう。
以下、本発明の一実施例を第１図〜第３図により説明す
る。
る。
第１図は、命令形式を示す。ＯＰは命令コード、Ｒは第
１オペランドを示すＧＲ番号、Ｘ、Ｂ、Ｄは第２オペラ
ンドアドレスをめるだめのインデックスレジスタ番号、
ペースレジスタ番号。
１オペランドを示すＧＲ番号、Ｘ、Ｂ、Ｄは第２オペラ
ンドアドレスをめるだめのインデックスレジスタ番号、
ペースレジスタ番号。
及びディスプレスメントを示す。第２オペランドアドレ
スは、ＧＲ（Ｘ）＋Ｇｌ−Ｌ（Ｂ）＋Ｄによりめる（Ｇ
Ｒ（ｉ）はＧＥＬ番号番号内容を意味する）。
スは、ＧＲ（Ｘ）＋Ｇｌ−Ｌ（Ｂ）＋Ｄによりめる（Ｇ
Ｒ（ｉ）はＧＥＬ番号番号内容を意味する）。
ＬＡ命令は、第２オペランドアドレスを番号孔のＧＲに
格納する。
格納する。
第２図は本発明の一実施例を示すブロック図である。
命令レジスタ１０〜１４．命令デコーダ１．ＬＡ命令保
持フリップフロップ２〜５．レジスタ番号比較回路２０
，２１．５０，５１． ＡＮＤゲート２０Ｇ、 ２１Ｇ
。
持フリップフロップ２〜５．レジスタ番号比較回路２０
，２１．５０，５１． ＡＮＤゲート２０Ｇ、 ２１Ｇ
。
３０Ｇ、３１Ｇ、ＧＲを構成するレジスタメモリ６、任
意のＯＲを独立に選択するマルチプレクサ５０，５１゜
アドレス計算データを選択するセレクタ６０，６１゜イ
ンデックス値を保持するインデックスレジスタ７０．ベ
ース値を保持するペースレジスタ７１゜アドレス計算を
行なう３人力加算器７２．アドレス計算結果を保持する
ＤＡＲ７３，主演算器８２．主演算器人力レジスタ８０
，８１．及びその結果レジスタ８６より構成されている
。
意のＯＲを独立に選択するマルチプレクサ５０，５１゜
アドレス計算データを選択するセレクタ６０，６１゜イ
ンデックス値を保持するインデックスレジスタ７０．ベ
ース値を保持するペースレジスタ７１゜アドレス計算を
行なう３人力加算器７２．アドレス計算結果を保持する
ＤＡＲ７３，主演算器８２．主演算器人力レジスタ８０
，８１．及びその結果レジスタ８６より構成されている
。
命令処理の基本ステージは、Ｄ 、 Ｍ 、 Ａ 、Ｌ
。
。
Ｂ、Ｗの６ステージからなる。命令レジスタ１０〜１４
はこのステージＤ−Ｈにそれぞれ対応している。Ｄステ
ージはデコーダ１による命令の解読トイ−スレジスタフ
１．インデツクスレジスタ７０の設定２Ｍステージは３
人力加算器７２によるアドレス計算、Ａ、Ｌステージは
、オペランド読出しが必要なときのメモリ読出し、Ｅス
テージは演算実行ステージ、Ｗステージは結果の格納を
行なう。
はこのステージＤ−Ｈにそれぞれ対応している。Ｄステ
ージはデコーダ１による命令の解読トイ−スレジスタフ
１．インデツクスレジスタ７０の設定２Ｍステージは３
人力加算器７２によるアドレス計算、Ａ、Ｌステージは
、オペランド読出しが必要なときのメモリ読出し、Ｅス
テージは演算実行ステージ、Ｗステージは結果の格納を
行なう。
ＬＡ命令の処理を、第３図（ａ）のタイムチ一−トに示
す。ステージａでＤステージが起動され以下、ｂ−ｆＫ
Ｍ−Ｗが対応する。Ｄステージでは命令レジスタ１０の
デコードを行なう。並行してＸ、Ｂをセレクタ５０．５
１ に送りインデックス値とベース値を選択し、セレク
タ６０ 、６１経由でインデックスレジスタ７０．ベー
スレ゛ジスタフ１に設定する。Ｍステージでは、インデ
ックスレジスタ７０トペースレジスタ７１及び命令レジ
スタ１０のＤｆ５人力加算器７２でＩＪＯ算し結果をＤ
Ａ Ｒ７！１に設定する。ＬＡ命令はメモリ読出しし
ないだめ、Ａ、Ｌステージでメモリ読出しは行なわない
。
す。ステージａでＤステージが起動され以下、ｂ−ｆＫ
Ｍ−Ｗが対応する。Ｄステージでは命令レジスタ１０の
デコードを行なう。並行してＸ、Ｂをセレクタ５０．５
１ に送りインデックス値とベース値を選択し、セレク
タ６０ 、６１経由でインデックスレジスタ７０．ベー
スレ゛ジスタフ１に設定する。Ｍステージでは、インデ
ックスレジスタ７０トペースレジスタ７１及び命令レジ
スタ１０のＤｆ５人力加算器７２でＩＪＯ算し結果をＤ
Ａ Ｒ７！１に設定する。ＬＡ命令はメモリ読出しし
ないだめ、Ａ、Ｌステージでメモリ読出しは行なわない
。
しかし、アドレス計算結果がオペランドであるためＤＡ
ｌｔ７３をＬステージで演算器人力レジスタ８０に設定
する。Ｅステージでは、主演算器人力レジスタ８０の内
容を、主演算器８２を通過させ結果レジスタ８６に設定
する。Ｗステージでは、結果レジスタ８３の内容をレジ
スタメモリ４に格納する。
ｌｔ７３をＬステージで演算器人力レジスタ８０に設定
する。Ｅステージでは、主演算器人力レジスタ８０の内
容を、主演算器８２を通過させ結果レジスタ８６に設定
する。Ｗステージでは、結果レジスタ８３の内容をレジ
スタメモリ４に格納する。
ＬＡ命令のとき、Ｄステーでデコーダ１によりＬＡ命令
を検出すると、線ＬＡがオンとなり、以下Ｍ。
を検出すると、線ＬＡがオンとなり、以下Ｍ。
Ａ、Ｌ、Ｈステージに対応してＬＡ命令医持フリッグ７
０ツブ２〜５をセットする。
０ツブ２〜５をセットする。
ＬＡ命令の結果を次命令のベース値として使用する場合
の動作タイムチャートを第３図（ｂ）に示す。
の動作タイムチャートを第３図（ｂ）に示す。
ＬＡ命令の格納レジスタと次命令のペースレジスタが同
一であることの検出は、ステージＣ１ｄの命令レジスタ
１０（次命令）のＢと命令レジスタ１２（ＬＡ命令）の
Ｒを比較器２１で比較し、一致していれば、ＬＡＡ令保
持フリップフロップ３とに山をとり、信号２１１をオン
にすることにより行う。
一であることの検出は、ステージＣ１ｄの命令レジスタ
１０（次命令）のＢと命令レジスタ１２（ＬＡ命令）の
Ｒを比較器２１で比較し、一致していれば、ＬＡＡ令保
持フリップフロップ３とに山をとり、信号２１１をオン
にすることにより行う。
信号２１Ｊｌ−がオンのときは、ＬＡ命令のアドレス計
算結果を保持しているＤＡＡｌ２Ｏ出力線７すをセレク
タ６１で選択し、ペースレジスタ７１にステージＣの後
で設定する。
算結果を保持しているＤＡＡｌ２Ｏ出力線７すをセレク
タ６１で選択し、ペースレジスタ７１にステージＣの後
で設定する。
同様に１．Ａ命令の格納レジスタと次命令のインデック
スレジスタが同一であるとき憚、比較器２０で検出し、
一致信号線２０Ｊ−によりセレクタ７０でＤＡＲ７３の
出力線７３１を選択し、インデックスレジスタ７０に設
定する。
スレジスタが同一であるとき憚、比較器２０で検出し、
一致信号線２０Ｊ−によりセレクタ７０でＤＡＲ７３の
出力線７３１を選択し、インデックスレジスタ７０に設
定する。
ＬＡ命令の結果を次々命令のベース値として使用する場
合の動作タイムチャートを第３図（Ｃ）に示す。
合の動作タイムチャートを第３図（Ｃ）に示す。
ＬＡ命令の格納レジスタと次々命令のペースレジスタが
同一であることの検出は、ステージｅ。
同一であることの検出は、ステージｅ。
ｆの命令レジスタ１０（次々命令）のＢと命令レジスタ
１４（ＬＡ命令）のＲを、比較器６１で比較し、一致し
ていればＬＡ命命令保持フリップフッツブ５、ＡＮＤを
とり、信号５１Ｌをオンにすることにより行なう。信号
５１Ｊ−がオンのときは、ＬＡ命令のアドレス演算結果
を保持している演算器入力レジスタ８０の出力線８０Ｌ
をセレクタ６１で選択し、ペースレジスタ７１にステー
ジｅの後で設定する。
１４（ＬＡ命令）のＲを、比較器６１で比較し、一致し
ていればＬＡ命命令保持フリップフッツブ５、ＡＮＤを
とり、信号５１Ｌをオンにすることにより行なう。信号
５１Ｊ−がオンのときは、ＬＡ命令のアドレス演算結果
を保持している演算器入力レジスタ８０の出力線８０Ｌ
をセレクタ６１で選択し、ペースレジスタ７１にステー
ジｅの後で設定する。
同様にＬＡ命令の格納レジスタと次々命令のインデック
スレジスタが同一であるときは、比較器６０で検出し、
一致信号線３０Ｊ−によりセレクタ７０で演算器人力レ
ジスタ８０の出力線８０ｉを選択し、インデックスレジ
スタ７０に設定する。
スレジスタが同一であるときは、比較器６０で検出し、
一致信号線３０Ｊ−によりセレクタ７０で演算器人力レ
ジスタ８０の出力線８０ｉを選択し、インデックスレジ
スタ７０に設定する。
本実施例ではＬＡ命令の直後の命令は２サイクル遅れて
実行されるが、１サイクル遅れで実行する装置において
も、アドレス計算結果を直接アドレス計算の入力とする
本発明を実施すれば後続命令が待たされることがないこ
とは明らかである。
実行されるが、１サイクル遅れで実行する装置において
も、アドレス計算結果を直接アドレス計算の入力とする
本発明を実施すれば後続命令が待たされることがないこ
とは明らかである。
本発明によれば、先行制御により命令処理を行なうデー
タ処理装置において、ロードアドレス系の命令を実行す
る場合、直後の命令でロードアドレス系の命令の結果を
使用する場合に、ロードアドレス系命令の結果をバイパ
スさせてセットアツプするため、先行制御を乱すことな
く処理でき、性能低下にならないという効果がある。
タ処理装置において、ロードアドレス系の命令を実行す
る場合、直後の命令でロードアドレス系の命令の結果を
使用する場合に、ロードアドレス系命令の結果をバイパ
スさせてセットアツプするため、先行制御を乱すことな
く処理でき、性能低下にならないという効果がある。
第１図は命令形式を示す図、第２図は本発明の一実施例
を示すブロック図、第６図は（ａ）、（ｂ）は第２図を
説明するタイムチャートである。 １０〜１４・・・・・・命令レジスタ、２０．２１．５
０，３１・・・・・・比較器、６・・・・・・レジスタ
メモリ、５０．５１．６０，６１・・・・・・セレクタ
。 ７０．７１．７５，８０，８１．８５・・・・・・レジ
スタ。 ７２・・・・・・３人力加算器、 ８２・・・・・・主演算器。 代理人弁理士 高 橋 明 夫 箋 １ 図 員２図 （Ｃ） 手続補正書（方式） 事件の表示 昭和、９ 年特許願第 ５８２５９号 発明の名称 データ処理装置 補正をする者 １屯トノ１ｌｌｌ＋４ 特許出願人 ＼とｉ ＋ｈ：
（５１１）ｌ １，４式会ン１ １Ｊ 立 製 作 所
代 理 人 補正の対象 明細書の図面の簡単な説明の欄 １、 明細書第９頁第１８行、［第６図は（ｃＬ）、ｔ
ｈ）」とあるを、「第６図（ｃＬ） 、 １ｂ） 、
１Ｇ）Ｊと訂正する。 以上
を示すブロック図、第６図は（ａ）、（ｂ）は第２図を
説明するタイムチャートである。 １０〜１４・・・・・・命令レジスタ、２０．２１．５
０，３１・・・・・・比較器、６・・・・・・レジスタ
メモリ、５０．５１．６０，６１・・・・・・セレクタ
。 ７０．７１．７５，８０，８１．８５・・・・・・レジ
スタ。 ７２・・・・・・３人力加算器、 ８２・・・・・・主演算器。 代理人弁理士 高 橋 明 夫 箋 １ 図 員２図 （Ｃ） 手続補正書（方式） 事件の表示 昭和、９ 年特許願第 ５８２５９号 発明の名称 データ処理装置 補正をする者 １屯トノ１ｌｌｌ＋４ 特許出願人 ＼とｉ ＋ｈ：
（５１１）ｌ １，４式会ン１ １Ｊ 立 製 作 所
代 理 人 補正の対象 明細書の図面の簡単な説明の欄 １、 明細書第９頁第１８行、［第６図は（ｃＬ）、ｔ
ｈ）」とあるを、「第６図（ｃＬ） 、 １ｂ） 、
１Ｇ）Ｊと訂正する。 以上
Claims (1)
- 先行制御にて命令処理を行なうデータ処理装置において
、アドレス生成命令の後続命令が、アドレス生成命令の
結果を、ベース値、あるいはインデックス値として要求
していることをアドレス生成命令の結果格納レジスタ番
号と、後続命令のペースレジスタ番号、あるいはインデ
ックスレジスタ番号の比較により検出する手段と、上記
アドレス生成命令完了前に後続命令のアドレス計算が必
快なとき、アドレス生成命令のアドレス計算結果を保持
しているレジスタかラハイハスさせて後続命令のアドレ
ス計算の人７］７’−夕とするバイパス手段を具備する
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5823984A JPS60204036A (ja) | 1984-03-28 | 1984-03-28 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5823984A JPS60204036A (ja) | 1984-03-28 | 1984-03-28 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60204036A true JPS60204036A (ja) | 1985-10-15 |
Family
ID=13078548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5823984A Pending JPS60204036A (ja) | 1984-03-28 | 1984-03-28 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60204036A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297037A (ja) * | 1985-10-23 | 1987-05-06 | Fujitsu Ltd | アドレス・オ−バラツプ・チエツク処理方式 |
| JPS6417121A (en) * | 1987-07-10 | 1989-01-20 | Hitachi Ltd | Information processor |
| JPH01224870A (ja) * | 1988-03-04 | 1989-09-07 | Nec Corp | 情報処理装置における主記憶アクセス命令実行制御方式 |
| US4954947A (en) * | 1985-05-07 | 1990-09-04 | Hitachi, Ltd. | Instruction processor for processing branch instruction at high speed |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114338A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS5041442A (ja) * | 1973-08-16 | 1975-04-15 | ||
| JPS57114948A (en) * | 1980-12-31 | 1982-07-17 | Fujitsu Ltd | Register advanced control system |
| JPS5814942A (ja) * | 1981-07-17 | 1983-01-28 | Jujo Paper Co Ltd | 微小カプセルの製造方法 |
-
1984
- 1984-03-28 JP JP5823984A patent/JPS60204036A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114338A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS5041442A (ja) * | 1973-08-16 | 1975-04-15 | ||
| JPS57114948A (en) * | 1980-12-31 | 1982-07-17 | Fujitsu Ltd | Register advanced control system |
| JPS5814942A (ja) * | 1981-07-17 | 1983-01-28 | Jujo Paper Co Ltd | 微小カプセルの製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954947A (en) * | 1985-05-07 | 1990-09-04 | Hitachi, Ltd. | Instruction processor for processing branch instruction at high speed |
| JPS6297037A (ja) * | 1985-10-23 | 1987-05-06 | Fujitsu Ltd | アドレス・オ−バラツプ・チエツク処理方式 |
| JPS6417121A (en) * | 1987-07-10 | 1989-01-20 | Hitachi Ltd | Information processor |
| JPH01224870A (ja) * | 1988-03-04 | 1989-09-07 | Nec Corp | 情報処理装置における主記憶アクセス命令実行制御方式 |
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