JPH03231330A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要］ 情報処理装置において、条件付き分岐命令の実行により
決定される所定領域から次に実行すべき命令を読み出す
ためのメモリアクセス方式に関し、ハードウェアの複雑
化およびソフトウェアの制約を伴わずに、条件付き分岐
命令の実行時間を低減できることを目的とし、 条件付き分岐命令の分岐条件の判定結果に対応して、そ
れぞれ異なるアドレスの領域から次に実行すべき命令を
得るメモリアクセス方式において、他のアドレスビット
に比べアクセス時間が短いカラムアドレスビットを有し
、与えられるアドレスにより指定される領域から命令を
出力するカラムアドレス付きメモリと、判定結果に対応
して、カラムアドレスビットに与えられる特定のアドレ
スビットのみが異なるアドレスを出力する分岐アドレス
設定手段とを備えて構成される。

（産業上の利用分野〕 本発明は、情報処理装置において、条件付き分岐命令の
実行により決定される所定領域から次に実行すべき命令
を読み出すためのメモリアクセス方式に関する。

〔従来の技術〕

一般に、情報処理装置において、分岐命令の次に実行す
べき命令が格納される領域のアドレス（以下、「分岐ア
ドレス」という。）を生成するためには、無条件分岐命
令の場合に比べて、条件付き分岐命令の場合の方が長い
時間を要する０例えば、所定のレジスタの全ビットがｒ
ＱＪである条件で分岐する条件付き分岐命令の分岐アド
レスの生成手順は、そのレジスタの全ビットが「０」で
あるか否かの判断に応じて論理「１」あるいは論理「０
」の信号を生成し、その信号に応じて分岐アドレスを決
定しなければならない。しかし、無条件分岐命令の場合
には、所定のレジスタの内容をそのまま分岐アドレスと
するだけでよい。

また、命令の実行時間は、分岐アドレスの生成に要する
時間（以下、「アドレス生成時間」という、）、分岐ア
ドレスのメモリ領域へのアクセス時間およびその領域に
格納される命令データの取り込みに要する時間の総和に
劣り決定される。したがって、条件付き分岐命令は、上
述のようにその分岐アドレスが決定されるまでに時間を
要するので、他の命令に比べて、命令データの取り込み
完了（実行完了）までに長い時間を要していた。

従来、このように分岐にのみ長いアドレス生成時間を要
するシステムでは、第一に、最長のアドレス生成時間を
要する条件付き分岐命令に合わせてシステムのマシンサ
イクルを決定する。第二に、条件付き分岐命令の実行に
のみ２マシンサイクルを割り付ける。第三に、条件付き
分岐命令の１マシンサイクル前にＮ　ＯＰ　（Ｎｏ　０
ｐｅｒａｔｉｏｎ）命令を実行させ、条件付き分岐命令
の実行に必要なマシンサイクルを確保する各制御方法が
採用されていた。

〔発明が解決しようとする課題〕

ところで、このような従来の制御方法において、第一の
方法では、全てのマシンサイクルが長くなるので処理速
度が遅くなり、処理装置の性能を低下させる要因であっ
た。また、第二の方法では、処理装置内の制御方式が複
雑化する原因となり、第三の方法では、各処理プログラ
ムを構成する命令ステップ数が大きくなり、その内容を
複雑化させる原因となっていた。

本発明は、ハードウェアの複雑化およびソフトウェアの
制約を伴わずに、条件付き分岐命令の実行時間を低減で
きるメモリアクセス方式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、メモリアクセス方式は、条件付き分岐命令
の分岐条件の判定結果に対応して、それぞれ異なるアド
レスの領域から次に実行すべき命令を得る。

カラムアドレス付きメモリ１１は、他のアドレスビット
に比べアクセス時間が短いカラムアドレスビットを有し
、与えられるアドレスにより指定される領域から命令を
出力する。

分岐アドレス設定手段１３は、判定結果に対応して、カ
ラムアドレスビットに与えられる特定のアドレスビット
のみが異なるアドレスを出力する。

〔作　用〕

本発明は、分岐アドレス設定手段１３から出力されるア
ドレスの特定のアドレスビットのみが条件付き分岐命令
の分岐条件の判定結果に応じて切り替え設定され、かつ
他のアドレスビットよりもアクセス時間が短いカラムア
ドレスビットとしてカラムアドレス付きメモリ１１に与
えられる。また、その他のアドレスビットは、分岐条件
の判定結果の如何にかかわらず、処理の流れに応じた同
じ値が設定される。

したがって、分岐条件の判定結果に応じたアドレスが特
定のアドレスビットの操作により発生され、ハードウェ
アを複雑化させずに条件付き分岐命令の実行時間が低減
される。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明方式を実現する情報処理装置の分岐制
御部の構成例を示す図である。

図において、分岐制御部は、命令の実行に応じてインク
リメントされ、次に実行すべき命令の格納領域の上位ア
ドレスを出力するマイクロ命令アドレスレジスタ（ＭＩ
Ａ）２１、実行中の条件付き分岐命令の分岐条件が格納
される分岐条件レジスタ２２、分岐条件レジスタ２２の
内容をデコードして分岐条件の選択信号を出力するデコ
ーダ２３、分岐条件の判定対象となるデータが格納され
るレジスタ２４１〜２４Ｎ、レジスタ２４．〜２４Ｎの
各内容について所定の判定条件に応じた判定結果を出力
する条件判定回路２５．〜２５．、デコーダ２３から与
えられる各選択信号に応じて条件判定回路２５１〜２５
８から与えられる判定結果を出力するアンドゲート２６
１〜２６Ｎ、アンドゲート２６．〜２６．から出力され
る各判定結果の論理和をとってその結果を出力するオア
ゲート２７、他のアドレスビットに比べアクセス時間が
短かいカラムアドレスビットを有し、マイクロ命令アド
レスレジスタ２１から出力される上位アドレスおよびオ
アゲート２７からカラムアドレスビットとして与えられ
る最下位アドレスに応じて次に実行すべき命令を出力す
るカラムアドレス付きメモリ２８から構成される。

以下に、本実施例において条件付き分岐命令の分岐条件
が特定のデータに含まれる全ビットが「０」である場合
を例として、その分岐条件の正否に応じた分岐アドレス
の生成動作について説明する。なお、ここではレジスタ
２４．および条件判定回路２５１によって上述の分岐条
件の判定を行うものとする。

条件付き分岐命令の実行に応じて、分岐条件の判定対象
となるデータがレジスタ２４．に設定され、上述の分岐
条件は分岐条件レジスタ２２上に設定される。条件判定
回路２５１は、レジスタ２４、に設定されたデータの全
ビットが「Ｏ」であると、その判定結果として論理「１
」を出力する。

この判定結果はアントゲ−）２６．の一方の入力端子に
与えられ、分岐条件レジスタ２２に設定された分岐条件
はデコーダ２３によりデコードされアントゲ−）２６．
の他方の入力端子に論理「１」として与えられる。した
がって、カラムアドレス付きメモリ２８のカラムアドレ
スビットには、アンドゲート２６Ｉからオアゲート２７
を介して論理「１」が与えられる。

一方、レジスタ２４．の内容に論理「１」のビットが含
まれる場合には、条件判定回路２５１から判定結果とし
て論理「０」が出力され、カラムアドレス付きメモリ２
８のカラムアドレスビットにはアンドゲート２６．およ
びオアゲート２７を介して論理「０」が与えられる。

また、マイクロ命令アドレスレジスタ２１は、この判定
結果の如何に係わらず、処理の流れに応じた同じ値の上
位アドレスを出力する。

したがって、カラムアドレス付きメモリ２８は、分岐条
件の判定結果に応じてカラムアドレスビットに与えられ
る最下位アドレス（以下、「条件分岐アドレス」という
。）およびマイクロ命令アドレスレジスタ２１から与え
られる上位アドレスに応じて、次に実行すべき命令（以
下、「命令データ」という。）を出力する。また、本実
施例では、この最下位アドレスがカラムアドレス付きメ
モリ２８のカラムアドレスビットに与えられることによ
り、命令データの取り込み動作が高速化され、マシンサ
イクルの低減が可能となる。

第３図は、単一の条件付き分岐命令の実行時間を比較す
る図である。

図において、カラムアドレス付きメモリ２８に代えてカ
ラムアドレスがないメモリを使用した場合は、（１）に
示すように、条件分岐アドレスに先行して上位アドレス
が生成されるので、実行時間は条件分岐アドレスの生成
に要する時間、分岐アドレスのメモリ領域へのアクセス
時間（以下、「メモリアクセス時間」という、）および
命令データ取り込み時間の総和となる。一方、カラムア
ドレス付きメモリを使用した場合の実行時間は、（２）
（ａ）に示すように、上位アドレスの生成に要する時間
、カラムアドレス付きメモリへの最短のメモリアクセス
時間および命令データ取り込み時間の総和または（２）
（ハ）に示すように、条件分岐アドレスの生成に要する
時間、カラムアドレスビットによるメモリアクセス時間
および命令データ取り込み時間の総和となる。なお、−
図中には、（２）　（ａ）および（２）（ロ）に示す実
行時間が共に等しい場合を示す、しかし、これら双方の
実行時間が同じでなければ、システムの構築時にこれら
の何れか短い方を採用できる。

したがって、本実施例によれば、部品なハードウェアに
より、またソフトウェアに依存しないで条件付き分岐命
令の実行時間を低減できる。

〔発明の効果〕

上述したように、本発明によれば、ハードウェアを複雑
化させずに、かつソフトウェアの制約を伴わずに条件付
き分岐命令の実行時間を低減できる。

したがって、個々の命令の実行時間を長くせずに、例え
ば複数ビットの条件判定のような複雑な分岐条件の判定
が単一の条件付き分岐命令により可能となり、システム
の性能を損なうことな（、命令ステップ数が少なく効率
の良い情報処理システムを構築できる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明方式を実現する情報処理装置の分岐制御
部の構成例を示す図、 第３図は単一の条件付き分岐命令の実行時間を比較する
図である。 図において、 １１．２８はカラムアドレス付きメモリ、１３は分岐ア
ドレス設定手段、 ２１はマイクロ命令アドレスレジス′９（ＭＩＡ）、２
２は分岐条件レジスタ、 ２３はデコーダ、 ２４、〜２４８はレジスタ、 ２５、〜２５Ｎは条件判定回路、 ２６、〜２６．はアンドゲート、 ２７はオアゲートである。 本発明の原理プロ ツク図 第 図 本発明方式を実現する 次の命令データ 第 図 す図 ［１ カラムアドレスがないメモリを使用した場合（２） カラムアドレスををするメモリを使用した場合革−の条
件付き分岐命令の実行時間を比較する同第 図

Claims (1)

【特許請求の範囲】
1. （１）条件付き分岐命令の分岐条件の判定結果に対応し
   て、それぞれ異なるアドレスの領域から次に実行すべき
   命令を得るメモリアクセス方式において、 他のアドレスビットに比べアクセス時間が短いカラムア
   ドレスビットを有し、与えられるアドレスにより指定さ
   れる領域から前記命令を出力するカラムアドレス付きメ
   モリ（１１）と、 前記判定結果に対応して、前記カラムアドレスビットに
   与えられる特定のアドレスビットのみが異なる前記アド
   レスを出力する分岐アドレス設定手段（１３）と を備えたことを特徴とするメモリアクセス方式。