JPH03191460A - 共有メモリ方式 - Google Patents
共有メモリ方式Info
- Publication number
- JPH03191460A JPH03191460A JP33435289A JP33435289A JPH03191460A JP H03191460 A JPH03191460 A JP H03191460A JP 33435289 A JP33435289 A JP 33435289A JP 33435289 A JP33435289 A JP 33435289A JP H03191460 A JPH03191460 A JP H03191460A
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- JP
- Japan
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- signal
- processor
- memory
- circuit
- time slot
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- Pending
Links
- 230000004044 response Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052863 mullite Inorganic materials 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のプロセッサによる共有メモリ方式に関す
る。
る。
従来のこの種の共有メモリ方式の一例を第３図に示し、
その動作波形を第４図に示す。
その動作波形を第４図に示す。
この従来例は調停回路による競合制御方式を採用してい
る。以下、プロセッサＡ２からメモリ回路１のリード／
ライトを行なう場合について説明する。
る。以下、プロセッサＡ２からメモリ回路１のリード／
ライトを行なう場合について説明する。
プロセッサＡ２は、メモリ回路１からデータ信号４０６
を読み出す場合、調停回路６に対して要求信号４０１を
出力する。調停回路６は、プロセッサＢ３がメモリ回路
１をアクセスしていない場合、応答信号４０２を出力す
る。プロセッサＢ３がメモリ回路１をアクセスしている
場合はアクセスが終了するまで応答信号４０２を出力し
ない。
を読み出す場合、調停回路６に対して要求信号４０１を
出力する。調停回路６は、プロセッサＢ３がメモリ回路
１をアクセスしていない場合、応答信号４０２を出力す
る。プロセッサＢ３がメモリ回路１をアクセスしている
場合はアクセスが終了するまで応答信号４０２を出力し
ない。
プロセッサＡ２は、応答信号４０２を受信すると、メモ
リアドレス信号４０３メモリリード信号４０４を出力す
る。メモリ回路１はアドレス信号４ｏ３゜メモリリード
信号４０４から該当するデータ信号４０６を出力する。
リアドレス信号４０３メモリリード信号４０４を出力す
る。メモリ回路１はアドレス信号４ｏ３゜メモリリード
信号４０４から該当するデータ信号４０６を出力する。
また、リードサイクル終了を通知する応答信号４０７を
出力し、プロセッサＡ２はメモリリードサイクルを終了
する。
出力し、プロセッサＡ２はメモリリードサイクルを終了
する。
プロセッサＡ２がメモリ回路１にデータ信号４０６を書
き込む場合は、メモリ回路１を確保した後、メモリアド
レス信号４０３．メモリライト信号４０５．データ信号
４０６を出力する。メモリ回路１はライトライクル終了
を通知する応答信号４０７を出力し、プロセッサＡ２は
メモリライトサイクルを終了する。
き込む場合は、メモリ回路１を確保した後、メモリアド
レス信号４０３．メモリライト信号４０５．データ信号
４０６を出力する。メモリ回路１はライトライクル終了
を通知する応答信号４０７を出力し、プロセッサＡ２は
メモリライトサイクルを終了する。
プロセッサＢ３がメモリ回路１のリード／ライトを行う
場合の動作も上記の動作と同様である。
場合の動作も上記の動作と同様である。
上述した従来の共有メモリ方式は、共有メモリをアクセ
スする場合に共有メモリ使用権を調停回路に要求し、応
答を受信してから共有メモリを使用する方式となってい
る。このように要求・応答受信をプログラム制御で行な
っている為、共有メモリを使用できるまでに時間がかか
る。しかも、プログラムに記述を必要とする為プログラ
ム長が長くなるという欠点を有している。
スする場合に共有メモリ使用権を調停回路に要求し、応
答を受信してから共有メモリを使用する方式となってい
る。このように要求・応答受信をプログラム制御で行な
っている為、共有メモリを使用できるまでに時間がかか
る。しかも、プログラムに記述を必要とする為プログラ
ム長が長くなるという欠点を有している。
本発明の共有メモリ方式は、複数のプロセッサと、これ
らプロセッサからアクセスできるメモリ回路と、このメ
モリ回路にアクセスできるタイムスロットを前記複数の
プロセッサのそれぞれごとに割り当てる制御回路とを備
えている。
らプロセッサからアクセスできるメモリ回路と、このメ
モリ回路にアクセスできるタイムスロットを前記複数の
プロセッサのそれぞれごとに割り当てる制御回路とを備
えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、第２図
にその動作波形を示す。
にその動作波形を示す。
本実施例の方式は、プロセッサＡ２のリード・ライトタ
イムスロット、プロセッサＢ３のリード・ライトタイム
スロットを割り当ることにより、プログラムは意識せず
に共有メモリをアクセスする方式である。
イムスロット、プロセッサＢ３のリード・ライトタイム
スロットを割り当ることにより、プログラムは意識せず
に共有メモリをアクセスする方式である。
クロック発生回路（ＣＬＫＧＥＮ）５は、その発生スる
フレームパルス２０７の先頭からプロセッサムライトタ
イムスロット、プロセッサＢリードタイムスロット、プ
ロセッサＢライトタイムスロット、フロセッサＡリード
タイムスロットと各タイムスロットを割り当てる（第２
図の参照番号２０６）。
フレームパルス２０７の先頭からプロセッサムライトタ
イムスロット、プロセッサＢリードタイムスロット、プ
ロセッサＢライトタイムスロット、フロセッサＡリード
タイムスロットと各タイムスロットを割り当てる（第２
図の参照番号２０６）。
プロセッサＡ２がメモリ回路１にデータ信号２０４を書
き込む場合、プロセッサＡ２の出力するメモリライト信
号はプロセッサムライトタイムスロットの時のみ有効と
なり、実質そこまでプロセッサＡ２のメモリライトサイ
クルはウェイティング状態となる。該当するタイムスロ
ットでアドレス信号２０１．メモリライト信号２０３．
ライトデータ２０４が制御回路４を介してメモリ回路ｌ
に入力され、データ信号２０４が書き込まれる。
き込む場合、プロセッサＡ２の出力するメモリライト信
号はプロセッサムライトタイムスロットの時のみ有効と
なり、実質そこまでプロセッサＡ２のメモリライトサイ
クルはウェイティング状態となる。該当するタイムスロ
ットでアドレス信号２０１．メモリライト信号２０３．
ライトデータ２０４が制御回路４を介してメモリ回路ｌ
に入力され、データ信号２０４が書き込まれる。
また、メモリ回路ｌはライトサイクル終了を通知する応
答信号２０５を出力し、プロセッサＡ２はメモリライト
サイクルを終了する。
答信号２０５を出力し、プロセッサＡ２はメモリライト
サイクルを終了する。
プロセッサＡ２がメモリ回路ｌからデータ信号２０４を
読み出す場合、プロセッサＡ２の出力するメモリリード
信号はプロセッサＡリードタイムスロットの時のみ有効
となり、実質そこまでプロセッサＡ２のメモリリードサ
イクルはウェイティング状態となる。該当するタイムス
ロットでアドレス信号２０１．メモリリード信号２０２
が制御回路４を介してメモリ回路ｌに入力され、データ
信号２０４が読み出される。また、メモリ回路ｌはリー
ドサイクル終了を通知する応答信号１０５を出力し、プ
ロセッサＡ２はメモリリードサイクルを終了する。
読み出す場合、プロセッサＡ２の出力するメモリリード
信号はプロセッサＡリードタイムスロットの時のみ有効
となり、実質そこまでプロセッサＡ２のメモリリードサ
イクルはウェイティング状態となる。該当するタイムス
ロットでアドレス信号２０１．メモリリード信号２０２
が制御回路４を介してメモリ回路ｌに入力され、データ
信号２０４が読み出される。また、メモリ回路ｌはリー
ドサイクル終了を通知する応答信号１０５を出力し、プ
ロセッサＡ２はメモリリードサイクルを終了する。
プロセッサＢ３がメモリ回路１のリード／ライトを行う
場合の動作も上記の動作と同様である。
場合の動作も上記の動作と同様である。
以上、共有メモリにアクセスするプロセッサが２つであ
る場合について実施例を説明したが、プロセッサ数が３
以上の場合も本発明を適用して同じ効果を得ることがで
きる。
る場合について実施例を説明したが、プロセッサ数が３
以上の場合も本発明を適用して同じ効果を得ることがで
きる。
以上説明したように本発明は、プロセッサ毎にリード、
ライトのタイムスロットを割り当てることにより、共有
メモリを使用する場合に調停回路に許可を得る必要がな
く、又プログラム製造上も意識する必要がなく、従来方
式より高速に共有メモリを使用でき、プログラム長も短
くできるという効果がある。
ライトのタイムスロットを割り当てることにより、共有
メモリを使用する場合に調停回路に許可を得る必要がな
く、又プログラム製造上も意識する必要がなく、従来方
式より高速に共有メモリを使用でき、プログラム長も短
くできるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す実施例の動作波形を示す図、第３ＦｇＪは従来
の共有メモリ方式の一例のブロック図、第４図は第３図
に示す従来例の動作波形を示す図である。 １・・・・・・メモリ回路、２・・・・・・フロセッサ
Ａ１３・・・・・・フロセッサＢ、４・・・・・・制御
回路、５・・・・・・クロック発生回路。
図に示す実施例の動作波形を示す図、第３ＦｇＪは従来
の共有メモリ方式の一例のブロック図、第４図は第３図
に示す従来例の動作波形を示す図である。 １・・・・・・メモリ回路、２・・・・・・フロセッサ
Ａ１３・・・・・・フロセッサＢ、４・・・・・・制御
回路、５・・・・・・クロック発生回路。
Claims (1)
- 複数のプロセッサと、これらプロセッサからアクセスで
きるメモリ回路と、このメモリ回路にアクセスできるタ
イムスロットを前記複数のプロセッサのそれぞれごとに
割り当てる制御回路とを備えたことを特徴とする共有メ
モリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33435289A JPH03191460A (ja) | 1989-12-21 | 1989-12-21 | 共有メモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33435289A JPH03191460A (ja) | 1989-12-21 | 1989-12-21 | 共有メモリ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03191460A true JPH03191460A (ja) | 1991-08-21 |
Family
ID=18276408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33435289A Pending JPH03191460A (ja) | 1989-12-21 | 1989-12-21 | 共有メモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03191460A (ja) |
-
1989
- 1989-12-21 JP JP33435289A patent/JPH03191460A/ja active Pending
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