JPS6020578A - 絶縁ゲ−ト半導体装置とその製造法 - Google Patents
絶縁ゲ−ト半導体装置とその製造法Info
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- JPS6020578A JPS6020578A JP58127638A JP12763883A JPS6020578A JP S6020578 A JPS6020578 A JP S6020578A JP 58127638 A JP58127638 A JP 58127638A JP 12763883 A JP12763883 A JP 12763883A JP S6020578 A JPS6020578 A JP S6020578A
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- Japan
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- drain
- source
- substrate
- semiconductor
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
Landscapes
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）を有する半導体装置のショート（短）チャネル化技
術に関する。
Ｔ）を有する半導体装置のショート（短）チャネル化技
術に関する。
メモリの高密度化、微細化に伴い、ＭＱＳＦＥＴにおい
てショート・チャネル化がすすみ、ゲート・ドレイン容
量増大、■ｔｈ低下あるいはパンチスルーなどとショー
ト、チャネル効果が問題となっている。
てショート・チャネル化がすすみ、ゲート・ドレイン容
量増大、■ｔｈ低下あるいはパンチスルーなどとショー
ト、チャネル効果が問題となっている。
第１図にプレーナ型のｎチャネルＭＱＳＦＥＴが示され
、１はｐｆｉｓｉ基体、２はソースｎ＋型領域、３はド
レインｎ１型領域、４はゲート絶縁膜、５はゲート電極
となる導体（金属又はポ１Ｊｓｉ）層であって、ゲート
電圧■。が印加される。ソース・ドレイン表面にＡ、ｌ
アルミニウム）電極Ｓ。
、１はｐｆｉｓｉ基体、２はソースｎ＋型領域、３はド
レインｎ１型領域、４はゲート絶縁膜、５はゲート電極
となる導体（金属又はポ１Ｊｓｉ）層であって、ゲート
電圧■。が印加される。ソース・ドレイン表面にＡ、ｌ
アルミニウム）電極Ｓ。
Ｄが設けられる。
このよりな４昔造のＭＱＳＦＥＴにおいて、チャネル長
しが２μｍ以下であるとすると、ドレイン電圧ＶＤを大
きくしていくと、ドレイン端の反転層がなく、 １ｘす
、空乏層のみができる状態となる。
しが２μｍ以下であるとすると、ドレイン電圧ＶＤを大
きくしていくと、ドレイン端の反転層がなく、 １ｘす
、空乏層のみができる状態となる。
ツレで、ドレインに接する絶縁膜４が薄い（５００〜８
００ｋ）ことによりゲート・ドレイン間容量Ｃ６Ｄが太
き（、したがって周波数特性ｆＴを大きくとることが困
難である。又、ドレイン端での電界集中により降伏電圧
ＢｖＤｓが低下し、ｖＴが低下する。さらにゲート電圧
印加によって空乏層７が第１図に破線で示すような形に
伸びてパンチスルーが起りやすく、十分な飽和特性が得
られない。すなわち、この場合第２図において破線で示
すような■ＤＢ ’８Ｄ特性を生じることになった。
００ｋ）ことによりゲート・ドレイン間容量Ｃ６Ｄが太
き（、したがって周波数特性ｆＴを大きくとることが困
難である。又、ドレイン端での電界集中により降伏電圧
ＢｖＤｓが低下し、ｖＴが低下する。さらにゲート電圧
印加によって空乏層７が第１図に破線で示すような形に
伸びてパンチスルーが起りやすく、十分な飽和特性が得
られない。すなわち、この場合第２図において破線で示
すような■ＤＢ ’８Ｄ特性を生じることになった。
本発明の目的とするところは、上記したＭＱＳＦＥＴに
おけるショート・チャネル効果を低減するためのもので
あって、すなわち、ショート・チャネルＭＯ８ＦＥＴに
おいてｆＴを向上し、降伏電圧を高めるとともに飽和特
性を改善することにある。
おけるショート・チャネル効果を低減するためのもので
あって、すなわち、ショート・チャネルＭＯ８ＦＥＴに
おいてｆＴを向上し、降伏電圧を高めるとともに飽和特
性を改善することにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ＭＱＳＦＥＴにおいて、チャネル部直下の基
体内にこの基体（たとえばｐ−型）と同導電型高濃度（
たとえばｐ＋型）の埋込領域を形成することによって空
乏層のパンチスルーを抑えるようにし、又、ゲートが形
成された絶縁膜の少なくともドレインと接する部分を選
択酸化による厚膜部とすることにより、ゲート・ドレイ
ン容量を低減し、もづてショートチャネル効果の低減を
図ったものである。
体内にこの基体（たとえばｐ−型）と同導電型高濃度（
たとえばｐ＋型）の埋込領域を形成することによって空
乏層のパンチスルーを抑えるようにし、又、ゲートが形
成された絶縁膜の少なくともドレインと接する部分を選
択酸化による厚膜部とすることにより、ゲート・ドレイ
ン容量を低減し、もづてショートチャネル効果の低減を
図ったものである。
第３図は本発明の一実施例であって、チャネル長２μｍ
のｎチャネｆｉｖＭＱｓＦＥＴの原理的構造を示す断面
図である。
のｎチャネｆｉｖＭＱｓＦＥＴの原理的構造を示す断面
図である。
同図における構成部分であって前掲第１図における構成
部分と共通する部分は、第１図と同一指示番号記号が用
いられる。
部分と共通する部分は、第１図と同一指示番号記号が用
いられる。
この実施例では、ソース・ドレイン端（少なくともドレ
イン端）とゲート電極５との間に選択酸化による１μ！
ｎ程度の厚膜の絶縁膜８を形成することにより、ゲート
・ドレイン容量ＣＧＤを低減し、もってｆＴを向上させ
る。
イン端）とゲート電極５との間に選択酸化による１μ！
ｎ程度の厚膜の絶縁膜８を形成することにより、ゲート
・ドレイン容量ＣＧＤを低減し、もってｆＴを向上させ
る。
さらに、この実施例では、チャネル部直下のｐ−型半導
体基体内に基体の導電型よりも高濃度のｐ＋型型埋領領
域９たとえばＢ（ボロン）のイオン打込みにより形成す
ることにより、ゲート電圧ＶＧ印加時空乏層７が同図の
破線で示す形に伸びて、パンチスルーな抑制してシミー
トチャネルに特有の不飽和特性を低減する。このときの
ソース・ドレイン電流は、矢印■。方向にそってチャネ
ル部を通ってドレインに流れる。
体基体内に基体の導電型よりも高濃度のｐ＋型型埋領領
域９たとえばＢ（ボロン）のイオン打込みにより形成す
ることにより、ゲート電圧ＶＧ印加時空乏層７が同図の
破線で示す形に伸びて、パンチスルーな抑制してシミー
トチャネルに特有の不飽和特性を低減する。このときの
ソース・ドレイン電流は、矢印■。方向にそってチャネ
ル部を通ってドレインに流れる。
なお、点線７′はｐ＋型領領域９形成しない場合の空乏
層ののびの形態を示し、ショートチャネル時に同図の矢
印■。′で示す電流成分が無視することができず、第２
図の破線で示す分のリーク特性となる。この■。成分は
、空乏層の断面積に比例するものである。実施例で説明
した本発明によれば空乏層のパンチスルーがおさえられ
ることでＩ、／成分が低減される。
層ののびの形態を示し、ショートチャネル時に同図の矢
印■。′で示す電流成分が無視することができず、第２
図の破線で示す分のリーク特性となる。この■。成分は
、空乏層の断面積に比例するものである。実施例で説明
した本発明によれば空乏層のパンチスルーがおさえられ
ることでＩ、／成分が低減される。
第４図〜第８図は、本発明の一実施例であってエンハン
スモードｎチャネルＭＯ８ＦＥＴの製造プロセスを示す
工程断面図である。各工程は下記のように行われる。
スモードｎチャネルＭＯ８ＦＥＴの製造プロセスを示す
工程断面図である。各工程は下記のように行われる。
（１）ｐ−型Ｓｉ基体（サブストレート）１の−生表面
上に形成したＳ ｉ Ｂ Ｎ４（シリコン窒化物）膜１
０をマスクとしてＡｓ （ヒフ４）＋Ｐ（リン）等を高
濃度イオン打込みし拡散することによりｎ＋型領領域２
３を、ソース・ドレインとして形成する。
上に形成したＳ ｉ Ｂ Ｎ４（シリコン窒化物）膜１
０をマスクとしてＡｓ （ヒフ４）＋Ｐ（リン）等を高
濃度イオン打込みし拡散することによりｎ＋型領領域２
３を、ソース・ドレインとして形成する。
（第４図）。
ｔ２１ Ｓｉ、Ｎ４膜１０を取り除き、口１型領域２．
３上に新たに形成したＳｉ、Ｎ４膜１１をマスクとして
ｎ＋型領領域はさまれた基体表面に酸化膜１２を通して
低濃度にＡｓ等をイオン打込みしチャネル部となる部分
にｘｌ−型層１３を形成する（第５図Ｘ（３） 前記Ｓ
ｉ３Ｎ４膜１１を取り除き、新たにＳ ｉ３Ｎ。
３上に新たに形成したＳｉ、Ｎ４膜１１をマスクとして
ｎ＋型領領域はさまれた基体表面に酸化膜１２を通して
低濃度にＡｓ等をイオン打込みしチャネル部となる部分
にｘｌ−型層１３を形成する（第５図Ｘ（３） 前記Ｓ
ｉ３Ｎ４膜１１を取り除き、新たにＳ ｉ３Ｎ。
膜１４を形成しＳｉ基体の一部を窓開した状態で８１表
面を０．５μｍ程度エッチした後高圧酸化を行なって上
記窓開部分のＳｉを選択酸化し、厚さ１μｍ程度の厚膜
酸化膜（Ｓ ｉ０２ ’１１！’％）８を形成する。
面を０．５μｍ程度エッチした後高圧酸化を行なって上
記窓開部分のＳｉを選択酸化し、厚さ１μｍ程度の厚膜
酸化膜（Ｓ ｉ０２ ’１１！’％）８を形成する。
この厚い酸化ｆｌｕ ８は第６図に示すようにドレイン
側においてはゲートとの境界部（ｎ＋型領領域３チャネ
ルｎ−型層１３との境）に形成される力ｔ、ソース側で
はｎ＋型領領域２内側にくるように形成される。
側においてはゲートとの境界部（ｎ＋型領領域３チャネ
ルｎ−型層１３との境）に形成される力ｔ、ソース側で
はｎ＋型領領域２内側にくるように形成される。
（４）ソース・ドレイン表面のＳｉ、Ｎ４膜を取り除℃
・て酸化しフィールド酸化膜１５を形成する（第７図）
。
・て酸化しフィールド酸化膜１５を形成する（第７図）
。
（５）チャネル部上のＳｉ”Ｎ４膜を取り除き、表面エ
ッチ後ゲート酸化を行りてゲート絶縁膜（厚さ８００Ａ
）を形成する。この後、ゲート絶縁膜４を通してＢイオ
ン打込みし、チャネル部となるｎ−型層１３直下のＳｉ
基体内に深く高濃度に導入したＢをアニールにより拡散
して第８図に示すようにｐ＋型領領域９高圧酸化膜で囲
まれた領域内にセルファラインで形成する。
ッチ後ゲート酸化を行りてゲート絶縁膜（厚さ８００Ａ
）を形成する。この後、ゲート絶縁膜４を通してＢイオ
ン打込みし、チャネル部となるｎ−型層１３直下のＳｉ
基体内に深く高濃度に導入したＢをアニールにより拡散
して第８図に示すようにｐ＋型領領域９高圧酸化膜で囲
まれた領域内にセルファラインで形成する。
この後、ソース−ドレイン表面のコンタクトホトエッチ
を行いＡ感（アルミニウム）を蒸着しノくターニングす
ることにより第３図に示すような電極Ｓ、Ｄを有するｎ
チャネ、ｒｙＭＱｓＦＥＴを完成するＯ 第１０図〜第１４図は本発明の他の一実施例であって、
テプレツションモードｎチャネｙｖ Ｍ Ｏ５ＦＥＴの
製造プロセスを示す工程断面図である。
を行いＡ感（アルミニウム）を蒸着しノくターニングす
ることにより第３図に示すような電極Ｓ、Ｄを有するｎ
チャネ、ｒｙＭＱｓＦＥＴを完成するＯ 第１０図〜第１４図は本発明の他の一実施例であって、
テプレツションモードｎチャネｙｖ Ｍ Ｏ５ＦＥＴの
製造プロセスを示す工程断面図である。
各工程は下記のように行われる。
（１） 第１０図に示すようにｐ−型Ｓｉ基体１の一主
表面上に薄℃□・酸化膜（ｓｉｏ、 ｌ１ｆｆ、）’
２を介してナイトライド膜（Ｓｉ、Ｎ、膜）１４を形成
したものを用意する。
表面上に薄℃□・酸化膜（ｓｉｏ、 ｌ１ｆｆ、）’
２を介してナイトライド膜（Ｓｉ、Ｎ、膜）１４を形成
したものを用意する。
（２）第１１図に示すようにホトレジスト処理により上
側のＳｉ、Ｎ４膜１４の一部を窓開し、Ｐ（リン）をイ
オン打込みしてＳｉＱ、膜１２を通してＳｉ基体表面に
Ｐを導入しアニールすることによりｎ＋型領領域１６形
成する。
側のＳｉ、Ｎ４膜１４の一部を窓開し、Ｐ（リン）をイ
オン打込みしてＳｉＱ、膜１２を通してＳｉ基体表面に
Ｐを導入しアニールすることによりｎ＋型領領域１６形
成する。
＋
（３１５１ｓＮ４膜をマスクにして高圧酸化を行ってｎ
型領域１６の上に厚い酸化膜８を形成した後、第１２図
に示すようにソース−ドレインとなる領域上にホトレジ
スト等によるマスク１７を形成した状態で高濃度Ｂ（ボ
ロン）をイオン打込みしＳｉＱ。
型領域１６の上に厚い酸化膜８を形成した後、第１２図
に示すようにソース−ドレインとなる領域上にホトレジ
スト等によるマスク１７を形成した状態で高濃度Ｂ（ボ
ロン）をイオン打込みしＳｉＱ。
膜１２を通してｐ−型基体内に深くＢを導入する。
（４）アニールすることによりｐ−型基板１内のＢを拡
散してｐ＋型領領域９形成する。この後、第１３図に示
すようにＳｉをデポジットしてポリＳｉ層１８を形成し
、ホトエッチすることによりポリＳｉゲート１８を形成
する。
散してｐ＋型領領域９形成する。この後、第１３図に示
すようにＳｉをデポジットしてポリＳｉ層１８を形成し
、ホトエッチすることによりポリＳｉゲート１８を形成
する。
（５）厚い酸化膜８及びポリＳｉゲート１８をマスクと
してＰ（リン）をイオン打込み、アニールして第１４図
に示すように基体表面にｎ＋型領領域２３を拡散しセル
７アラインでソースｌドレインを形成する。
してＰ（リン）をイオン打込み、アニールして第１４図
に示すように基体表面にｎ＋型領領域２３を拡散しセル
７アラインでソースｌドレインを形成する。
この後、全面にＰＳＧ（リン・シリケートガラス）膜（
図示されない）を形成し、コンタクトホトエッチの後、
Ａ［を蒸着しバター二／グすることによりｎチャネルＭ
Ｏ８ＦＥＴを完成する。
図示されない）を形成し、コンタクトホトエッチの後、
Ａ［を蒸着しバター二／グすることによりｎチャネルＭ
Ｏ８ＦＥＴを完成する。
以上実施例により説明した本発明によれば、下記の効果
が得られる。
が得られる。
（１） ソース・ドレイン端、又は少なくともドレイン
端とゲート電極との間に高圧酸化による厚い酸化膜を形
成することによりゲート・ドレイ／容量を小さくするこ
とができ高周波特性ｆＴを向上することができる。
端とゲート電極との間に高圧酸化による厚い酸化膜を形
成することによりゲート・ドレイ／容量を小さくするこ
とができ高周波特性ｆＴを向上することができる。
（２）チャネル部直下に基体と同じ導電型のｐ＋型領領
域形成したことにより、空乏層のバンチスルーを抑え、
飽和特性を向上できる。
域形成したことにより、空乏層のバンチスルーを抑え、
飽和特性を向上できる。
（３） ソース−ドレイン端とゲート電極との間に形成
した厚膜酸化膜をマスクとして基体内深く不純物を導入
することにより、チャネル部直下に基体と同じ導電型高
濃度領域をセルファラインで形成することかでき、ショ
ートチャネルＭＯ８ＦＥＴであってショートチャネル効
果を低減することができる。第９図はゲート長りとソー
ス・ドレイン電圧■Ｄ８との関係を示し、実線はチャネ
ル下にｐ＋領領域形成する本発明のＭＱ Ｓ Ｆ ＥＴ
の場合、破腺はチャネル下にｐ＋領領域形成しない場合
のＶＤ８曲線を示す。
した厚膜酸化膜をマスクとして基体内深く不純物を導入
することにより、チャネル部直下に基体と同じ導電型高
濃度領域をセルファラインで形成することかでき、ショ
ートチャネルＭＯ８ＦＥＴであってショートチャネル効
果を低減することができる。第９図はゲート長りとソー
ス・ドレイン電圧■Ｄ８との関係を示し、実線はチャネ
ル下にｐ＋領領域形成する本発明のＭＱ Ｓ Ｆ ＥＴ
の場合、破腺はチャネル下にｐ＋領領域形成しない場合
のＶＤ８曲線を示す。
（４）チャネル部直下に基体と同じ導電型のｐ４−型領
域を形成したことより、この部分の比抵抗が低下し、降
伏電圧を向上できる。
域を形成したことより、この部分の比抵抗が低下し、降
伏電圧を向上できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本発明は、ショートチャネルＭＱＳＦＥＴを有するＩＣ
（ＬＳＩ）の全てに適用でき、特にメモリ、ＭＱＳオペ
アンプ用のＩＣ（ＬＳＩ）に応用して有効である。
（ＬＳＩ）の全てに適用でき、特にメモリ、ＭＱＳオペ
アンプ用のＩＣ（ＬＳＩ）に応用して有効である。
第１図はショートチャネルＭＯ８ＦＥＴの一例を示す断
面図である。 第２図はＭＱＳＦＥＴにおけるショートチャネル効果を
示すｖＤｓ’８Ｄ特性を示す曲線図である。 第３図は本発明の一実施例であってショートチャネルＭ
Ｏ８ＦＥＴの原理的構造を示す断面図である。 第４図〜第８図は本発明の一実施例であってＭＱＳＦＥ
Ｔの製造プロセスを示す工程断面図である。 第９図は、ショートチャネルＭＱＳＦＢＴにおけるゲー
ト長とソース・ドレイン電圧との関係を示す曲線図であ
る。 第１０図〜第１４図は、本発明の他の一実施例であって
、Ｍ□５ＦＥＴの製造プロセスを示す工程断面図である
。 １・・・ｐ型Ｓｉ基体、２・・・ソースｎ＋型領域、３
・・・ドレインｎ＋型領域、４・・・ゲート絶縁膜（Ｓ
ｉＱ。 膜）、５・・・ゲート電極、６・・・チャネル部、７・
・・空乏層、８・・・厚膜絶縁膜、９・・・高濃度ｐ＋
型型埋領領域１０．１１・・・Ｓｉ、Ｎ４膜、１２・・
・酸化膜、１３・・・チャネル部ｎ−型層、１４・・・
Ｓｉ、Ｎ、膜、１５・・・フィールド酸化膜、１６・・
・ｎ＋型領領域１７・・・ホトレジストマスク、１８・
・・ポリシリコンゲート。 第 １ 図 第 ２ 図 Ｄ３ 第 ３ 図 第 ４ 図 第 ７ 図
面図である。 第２図はＭＱＳＦＥＴにおけるショートチャネル効果を
示すｖＤｓ’８Ｄ特性を示す曲線図である。 第３図は本発明の一実施例であってショートチャネルＭ
Ｏ８ＦＥＴの原理的構造を示す断面図である。 第４図〜第８図は本発明の一実施例であってＭＱＳＦＥ
Ｔの製造プロセスを示す工程断面図である。 第９図は、ショートチャネルＭＱＳＦＢＴにおけるゲー
ト長とソース・ドレイン電圧との関係を示す曲線図であ
る。 第１０図〜第１４図は、本発明の他の一実施例であって
、Ｍ□５ＦＥＴの製造プロセスを示す工程断面図である
。 １・・・ｐ型Ｓｉ基体、２・・・ソースｎ＋型領域、３
・・・ドレインｎ＋型領域、４・・・ゲート絶縁膜（Ｓ
ｉＱ。 膜）、５・・・ゲート電極、６・・・チャネル部、７・
・・空乏層、８・・・厚膜絶縁膜、９・・・高濃度ｐ＋
型型埋領領域１０．１１・・・Ｓｉ、Ｎ４膜、１２・・
・酸化膜、１３・・・チャネル部ｎ−型層、１４・・・
Ｓｉ、Ｎ、膜、１５・・・フィールド酸化膜、１６・・
・ｎ＋型領領域１７・・・ホトレジストマスク、１８・
・・ポリシリコンゲート。 第 １ 図 第 ２ 図 Ｄ３ 第 ３ 図 第 ４ 図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一主表面に基体の導電型と逆の導電型
の領域がソース・ドレインとして形成され、このソース
・ドレイン間の半導体基体表面をチャネル部としてその
上に絶縁膜を介してゲート電極が形成された絶縁ゲート
電界効果トランジスタを有する半導体装置であって、上
記ゲート電極が形成された絶縁膜の少な（ともドレイン
と接する部分は選択酸化により形成された厚膜であると
ともに、チャネル部直下の半導体基体内に基体と同じ導
電型の高濃度埋込領域が形成されていることを特徴とす
る絶縁ゲート半導体装置。 ２、半導体基体は低濃度ｐ型シリコンからなり、ソース
・ドレインとなる半導体領域は高濃度ｎ型領域である特
許請求の範囲第１項に記載の絶縁ゲート半導体装置。 ３、半導体基体の一主表面に基体の導電型と逆の導電型
の領域をソース、ドレインとして形成する工程と、上記
ソース、ドレインにはさまれた基体の表面上に半導体酸
化膜を介してゲート電極を形成する工程とを含む絶縁ゲ
ート半導体装置の製造法であって、ゲートとソース、ド
レインとなる領域の間に選択酸化による厚膜酸化膜を形
成し、この厚膜酸化膜をマスクとしてソース・ドレイン
間の基体内に高濃度の不純物を導入し、基体と同じ導電
型の高濃度埋込領域を形成することを特徴とする絶縁ゲ
ート半導体装置の製造法。 ４、上記厚膜酸化膜は半導体基体表面上に部分的に形成
した半導体窒化膜をマスクとして半導体基体表面の一部
を高圧酸化することにより選択的に形成する特許請求の
範囲第３項に記載の絶縁ゲート半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127638A JPS6020578A (ja) | 1983-07-15 | 1983-07-15 | 絶縁ゲ−ト半導体装置とその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127638A JPS6020578A (ja) | 1983-07-15 | 1983-07-15 | 絶縁ゲ−ト半導体装置とその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020578A true JPS6020578A (ja) | 1985-02-01 |
Family
ID=14965044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127638A Pending JPS6020578A (ja) | 1983-07-15 | 1983-07-15 | 絶縁ゲ−ト半導体装置とその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020578A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0374068U (ja) * | 1989-11-15 | 1991-07-25 | ||
| US7301241B2 (en) * | 2002-07-31 | 2007-11-27 | Fujitsu Limited | Semiconductor device for preventing defective filling of interconnection and cracking of insulating film |
-
1983
- 1983-07-15 JP JP58127638A patent/JPS6020578A/ja active Pending
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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