JPS60206163A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60206163A JPS60206163A JP59062728A JP6272884A JPS60206163A JP S60206163 A JPS60206163 A JP S60206163A JP 59062728 A JP59062728 A JP 59062728A JP 6272884 A JP6272884 A JP 6272884A JP S60206163 A JPS60206163 A JP S60206163A
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- JP
- Japan
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- mos capacitor
- memory cell
- cell
- dummy cell
- dummy
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
- H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、１個のＭＯＳＦＥＴと１個のＭＯＳキャパシ
タにより１ビツトのメモリセルを構成する半導体記憶装
置に関する。
タにより１ビツトのメモリセルを構成する半導体記憶装
置に関する。
１個のＭＯＳＦＥＴと１個のＭＯＳキャパシタにより１
ビツトのメモリセルを構成するダイナミックＲＡＭの場
合、記憶データは電荷の形でＭＯＳキャパシタに蓄えら
れる。それゆえメモリセルのＭＯＳキャパシタに蓄えら
れる電荷の量がダイナミックＲＡＭの性能を大きく左右
する。従ってメモリセルのＭＯＳキャパシタ容量を大き
くすることが必要である。一方、高集積化のためには、
ＭＯＳキャパシタの面積を小さくすることが重要になっ
ている。このため従来より、ＭＯＳキャパシタの面積を
大きくして容量を増大させる方法どして、ＭＯＳキャパ
シタ領域の基板表面に細溝を形成してその内壁面により
〜１０８キャパシタ面積を稼ぐ方法（溝堀りセル方式）
が提案されている。
ビツトのメモリセルを構成するダイナミックＲＡＭの場
合、記憶データは電荷の形でＭＯＳキャパシタに蓄えら
れる。それゆえメモリセルのＭＯＳキャパシタに蓄えら
れる電荷の量がダイナミックＲＡＭの性能を大きく左右
する。従ってメモリセルのＭＯＳキャパシタ容量を大き
くすることが必要である。一方、高集積化のためには、
ＭＯＳキャパシタの面積を小さくすることが重要になっ
ている。このため従来より、ＭＯＳキャパシタの面積を
大きくして容量を増大させる方法どして、ＭＯＳキャパ
シタ領域の基板表面に細溝を形成してその内壁面により
〜１０８キャパシタ面積を稼ぐ方法（溝堀りセル方式）
が提案されている。
メモリセルに電荷が蓄えられている（１°゛）か、いな
い７１）ｌ （” Ｏ” ）の判定は、メモリセルのＭ
ＯＳキ↑・パシタをビット線（ＢＬ）に接続し、ダミ
ーセルのＭＯＳキ１アバシタをダミーピッ１〜線＜ＤＢ
Ｌ）に接続して、その電位差を差動増幅することににり
行われる。従ってこの差動増幅の直前において、ＤＢＬ
の電位は１″の場合のＢＬの電位どＯ″の場合のＢＬの
電位との中間電位にある場合が、センス回路の正常動作
余裕が最も大きくなり望ましい。これを実現するには、
大別して次の二通りの方式が採用される。
い７１）ｌ （” Ｏ” ）の判定は、メモリセルのＭ
ＯＳキ↑・パシタをビット線（ＢＬ）に接続し、ダミ
ーセルのＭＯＳキ１アバシタをダミーピッ１〜線＜ＤＢ
Ｌ）に接続して、その電位差を差動増幅することににり
行われる。従ってこの差動増幅の直前において、ＤＢＬ
の電位は１″の場合のＢＬの電位どＯ″の場合のＢＬの
電位との中間電位にある場合が、センス回路の正常動作
余裕が最も大きくなり望ましい。これを実現するには、
大別して次の二通りの方式が採用される。
■メモリセルを構成するＭＯＳキャパシタの容量ＣＢと
タミーセルを構成するＭＯＳキャパシタのそれＣＤを等
しくし、ダミーセルの書込み電圧をメモリセルのそれの
１／２とする方式［（１／２）Ｖｃｃかきこみ方式］。
タミーセルを構成するＭＯＳキャパシタのそれＣＤを等
しくし、ダミーセルの書込み電圧をメモリセルのそれの
１／２とする方式［（１／２）Ｖｃｃかきこみ方式］。
■ダミーセルの書込み電圧をメモリセルの゛０゛′書込
み電圧ど等しくし、Ｃ６とＣＤの比を一定。
み電圧ど等しくし、Ｃ６とＣＤの比を一定。
例えばＣＤ ／ Ｃｓ ”Ｆ １ ／ ２とする［ （
１／２）Ｃｓ方式」。
１／２）Ｃｓ方式」。
これらのうち、■の方式は、ダミーセルの書込み電圧を
安定に発生させる回路が必要となり、チップ面積の増大
、生産コス］・の増大をもたらす。
安定に発生させる回路が必要となり、チップ面積の増大
、生産コス］・の増大をもたらす。
従って、■の方式が望ましい。
溝堀りセル方式と（１／２）Ｃｓ方式を採用した場合、
半導体基板表面に８ＩＩｌ溝を形成するエツチング加工
工程における加工バラツキがダイナミックＲＡＭの特性
に大きな影響を与える。即ち、これらの方式を採用した
場合、細溝の内壁部の容量がＭＯＳキャパシタ容量の主
要部を占める。このためダミーセルに１個、メモリセル
に１個の細溝を形成した場合、各細溝の深さが等しいと
いう通常の条件では、ダミーセルの細溝の平面寸法は、
メモリセルのそれに対して周辺長を１、−’ ２としな
ければならない。つまり、ダミーセルの細溝の周辺長を
ＬＤ、メモリセルのそれをＬｓとすると、Ｌｌ”Ｆ２Ｌ
Ｄとすることが必要である。いま、細溝形成のエツチン
グ工程においてΔのｔ＋ロエ誤差か生じたとする。この
とき、メモリセルでのｉｌ Ｊの周辺長はＬｓ＋４Δと
なり、増加分は比率にして、４Δ／Ｌｓ＃４Δ／ ２
Ｌ ｏとなるが、ダミーセルではこの比率は４Δ／Ｌｏ
である。従ってエツチング誤差によってダミーセルの容
量変化がメモリセルのそれの約２倍になる。このことは
センス回路の正常動作余裕が小さくなり、ダイナミ少り
ＲＡ Ｍの歩留り低下の原因となる。
半導体基板表面に８ＩＩｌ溝を形成するエツチング加工
工程における加工バラツキがダイナミックＲＡＭの特性
に大きな影響を与える。即ち、これらの方式を採用した
場合、細溝の内壁部の容量がＭＯＳキャパシタ容量の主
要部を占める。このためダミーセルに１個、メモリセル
に１個の細溝を形成した場合、各細溝の深さが等しいと
いう通常の条件では、ダミーセルの細溝の平面寸法は、
メモリセルのそれに対して周辺長を１、−’ ２としな
ければならない。つまり、ダミーセルの細溝の周辺長を
ＬＤ、メモリセルのそれをＬｓとすると、Ｌｌ”Ｆ２Ｌ
Ｄとすることが必要である。いま、細溝形成のエツチン
グ工程においてΔのｔ＋ロエ誤差か生じたとする。この
とき、メモリセルでのｉｌ Ｊの周辺長はＬｓ＋４Δと
なり、増加分は比率にして、４Δ／Ｌｓ＃４Δ／ ２
Ｌ ｏとなるが、ダミーセルではこの比率は４Δ／Ｌｏ
である。従ってエツチング誤差によってダミーセルの容
量変化がメモリセルのそれの約２倍になる。このことは
センス回路の正常動作余裕が小さくなり、ダイナミ少り
ＲＡ Ｍの歩留り低下の原因となる。
本光明は、溝堀り方式と（１／２＞Ｃｓ方式を用いた場
合の上記した問題を解決した半導体記憶装置を提供する
ことを目的とする。
合の上記した問題を解決した半導体記憶装置を提供する
ことを目的とする。
本発明は、メモリセルを構成するＭＯＳキャパシタ領域
に形成するＪＩＢ溝数をｎ個としたとき、タミーセルを
構成するＭＯＳキャパシタ領域の柵溝数を２ｎ個として
、各細溝の平面寸法を同程度にすることを特徴とする。
に形成するＪＩＢ溝数をｎ個としたとき、タミーセルを
構成するＭＯＳキャパシタ領域の柵溝数を２ｎ個として
、各細溝の平面寸法を同程度にすることを特徴とする。
（発明の効果）
本発明によれば、メモリセルとダミーセルの細溝の周辺
長を等しくすることができ、従って細溝エツチング工程
でのバラツキに起因するメモリセルとダミーセルのｔｖ
ｌ ｏ ｓキャパシタの容量の変化が同程度となるため
、情報読みだしの判定の基準となる電位を常にＲ適値に
保つことができる。この結果、センス回路の正常動作余
裕が大きくなり、ダイナミツＲＡ Ｍの歩留りが向上す
る。
長を等しくすることができ、従って細溝エツチング工程
でのバラツキに起因するメモリセルとダミーセルのｔｖ
ｌ ｏ ｓキャパシタの容量の変化が同程度となるため
、情報読みだしの判定の基準となる電位を常にＲ適値に
保つことができる。この結果、センス回路の正常動作余
裕が大きくなり、ダイナミツＲＡ Ｍの歩留りが向上す
る。
（発明の実施例）
以下、本発明の実施例を図面を参照して説明する。第１
図はメモリセル領域の模式的平面図、第２図は同じくダ
ミーセル領域の模式的平面図である。メモリセルはＭＯ
Ｓキャパシタ１ｓとｌｖｌ Ｏ５ＦＥＴ２ｓからなり、
ダミーセルはＭＯＳキャパシタ１ｄとＭＯ８ＦＥＴ２ｄ
からなる。メモリセルのＭＯＳキャパシタ領域には二つ
の細溝６６１゜５ｓ２が形成され、ダミーセルのＭ Ｏ
ＳキＡ・バシタ領域には一つの細溝６ｄが形成されてい
る。これらの細溝６ｓ１．６Ｓ２及び６ｄの周辺長は全
て等しい。
図はメモリセル領域の模式的平面図、第２図は同じくダ
ミーセル領域の模式的平面図である。メモリセルはＭＯ
Ｓキャパシタ１ｓとｌｖｌ Ｏ５ＦＥＴ２ｓからなり、
ダミーセルはＭＯＳキャパシタ１ｄとＭＯ８ＦＥＴ２ｄ
からなる。メモリセルのＭＯＳキャパシタ領域には二つ
の細溝６６１゜５ｓ２が形成され、ダミーセルのＭ Ｏ
ＳキＡ・バシタ領域には一つの細溝６ｄが形成されてい
る。これらの細溝６ｓ１．６Ｓ２及び６ｄの周辺長は全
て等しい。
この様なメモリセル及びダミーセルを集積形成する工程
を第３図及び第４図〜を用いて説明りる。
を第３図及び第４図〜を用いて説明りる。
第３図は第１図のＡ−Ａ”断面図、第４図は第２図のＢ
−Ｂ−断面図でありそれぞれの（ａ）〜（ｄ）は対応す
る工程を示す。ｐ−ｓｔｍ板３を用意し、周知の方法に
よりフィールド絶縁膜４を形成した後、ＳｉＯ２膜５に
より細溝形成用の耐エツチングマスクを形成して、反応
性イオンエツヂングにより細ｆＲ６ｓ工、６８２及び６
ｄを形成する（ａ＞。この後、１］型不純物のイオン注
入または熱拡散により各細溝領域表面にｎ型層（図では
省略）を形成し、３ ｉ ０２１１１Ｊ ５を除去して
第１グー１へ酸化膜７を介して第１層多結晶シリコン膜
によりＭＯＳキャパシタＮ極８を形成する（ｂ）。
−Ｂ−断面図でありそれぞれの（ａ）〜（ｄ）は対応す
る工程を示す。ｐ−ｓｔｍ板３を用意し、周知の方法に
よりフィールド絶縁膜４を形成した後、ＳｉＯ２膜５に
より細溝形成用の耐エツチングマスクを形成して、反応
性イオンエツヂングにより細ｆＲ６ｓ工、６８２及び６
ｄを形成する（ａ＞。この後、１］型不純物のイオン注
入または熱拡散により各細溝領域表面にｎ型層（図では
省略）を形成し、３ ｉ ０２１１１Ｊ ５を除去して
第１グー１へ酸化膜７を介して第１層多結晶シリコン膜
によりＭＯＳキャパシタＮ極８を形成する（ｂ）。
Ｍ ＯＳキャパシタ電極８は各メモリセル及びダミーセ
ルのＭＯ３ＦＥＴ領域を除いて共通に配設される。この
後、第２ゲート酸化膜９を介してｊ「積した第２層多結
晶シリコン膜をパターニングしてメモリセルのＭＯ８Ｆ
ＥＴゲート電極１０ｓ、ダミーセルの〜ｌ０８ＦＥＴゲ
ーｊ−電極１０ｄを形成する。そしてイオン注入により
ソース、ドレインとなるｎ＋層１１ｓ、１１ｄ、１２ｓ
、１２ｄを形成する（Ｃ）。この後、全面に５ｉ０２膜
１３を堆積し、コンタクトホールを開けて各ＭＯ８ＦＥ
Ｔのドレインに接続されるビット線１４Ｓ、１４ｄを形
成する（ｄ）。
ルのＭＯ３ＦＥＴ領域を除いて共通に配設される。この
後、第２ゲート酸化膜９を介してｊ「積した第２層多結
晶シリコン膜をパターニングしてメモリセルのＭＯ８Ｆ
ＥＴゲート電極１０ｓ、ダミーセルの〜ｌ０８ＦＥＴゲ
ーｊ−電極１０ｄを形成する。そしてイオン注入により
ソース、ドレインとなるｎ＋層１１ｓ、１１ｄ、１２ｓ
、１２ｄを形成する（Ｃ）。この後、全面に５ｉ０２膜
１３を堆積し、コンタクトホールを開けて各ＭＯ８ＦＥ
Ｔのドレインに接続されるビット線１４Ｓ、１４ｄを形
成する（ｄ）。
以上のようにしてこの実施例によれば、メモリセルのＭ
ＯＳキャパシタ１Ｓに２個のｉ［ｌ満６ｓｌ。
ＯＳキャパシタ１Ｓに２個のｉ［ｌ満６ｓｌ。
６Ｓ２、ダミーセルのＭＯＳキャパシタ１ｄに１個の細
溝６ｄをもうけ、これらの周辺長を等しくすることによ
り、細溝形成のエツチングのバラツキによるメモリセル
のＭＯＳキャパシタ容量変化とダミーセルのＭＯＳキャ
パシタ容量変化の比をほぼ等しくすることができ、従っ
て、センス回銘の正常動作余裕の大きいダイナミックＲ
ＡＭを１することができる。
溝６ｄをもうけ、これらの周辺長を等しくすることによ
り、細溝形成のエツチングのバラツキによるメモリセル
のＭＯＳキャパシタ容量変化とダミーセルのＭＯＳキャ
パシタ容量変化の比をほぼ等しくすることができ、従っ
て、センス回銘の正常動作余裕の大きいダイナミックＲ
ＡＭを１することができる。
第１図は本光明の一実施例のメモリセルの模式的平面図
、第２図は同じくダミーセルの模式的平面図、第３図及
び第４図はそれぞれ第１図及び第２図のＡ−／Ｍ、Ｂ−
Ｂ′位置での工程断面図である。 １Ｓ・・・メモリセルＭＯＳキャパシタ、２Ｓ・・・メ
モリセルＭＯ８ＦＥＴ、１ｄ・・・ダミーセルＭ ＯＳ
キＶパシタ、２ｄ・・・ダミーセルＭＯ８ＦＥＴ、６Ｓ
＋ 、６Ｓ２ ．６ｄ・・・細溝。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 第４図
、第２図は同じくダミーセルの模式的平面図、第３図及
び第４図はそれぞれ第１図及び第２図のＡ−／Ｍ、Ｂ−
Ｂ′位置での工程断面図である。 １Ｓ・・・メモリセルＭＯＳキャパシタ、２Ｓ・・・メ
モリセルＭＯ８ＦＥＴ、１ｄ・・・ダミーセルＭ ＯＳ
キＶパシタ、２ｄ・・・ダミーセルＭＯ８ＦＥＴ、６Ｓ
＋ 、６Ｓ２ ．６ｄ・・・細溝。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 第４図
Claims (2)
- （１）１個のＭＯＳＦＥＴと１個のＭＯＳキャパシタに
より１ビツトのメモリセルが構成され、１個のＭＯＳＦ
ＥＴと１個のＭＯＳキャパシタによりダミーセルが構成
され、各ＭＯＳキャパシタは半導体基板表面に形成され
た細溝の内部及び周囲にグー１−絶縁膜を介してゲート
電極が形成され、かつ、メモリセルのＭＯＳキャパシタ
容量がダミーセルのそれの約２倍に設定された半導体記
憶装置において、前記メモリセルのＭＯＳキャパシタの
細溝数をダミーセルのそれの２倍にしたことを特徴とす
る半導体記憶装置。 - （２）半導体基板上の全てのＭＯＳキャパシタの細溝の
周辺長が等しい特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062728A JPS60206163A (ja) | 1984-03-30 | 1984-03-30 | 半導体記憶装置 |
| KR1019840006508A KR900005664B1 (ko) | 1984-03-30 | 1984-10-19 | 반도체 기억장치 |
| DE8585302109T DE3585173D1 (de) | 1984-03-30 | 1985-03-26 | Halbleiterbauelement mit versenktem kondensator. |
| EP85302109A EP0159824B1 (en) | 1984-03-30 | 1985-03-26 | Semiconductor device with recessed capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062728A JPS60206163A (ja) | 1984-03-30 | 1984-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60206163A true JPS60206163A (ja) | 1985-10-17 |
Family
ID=13208712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59062728A Pending JPS60206163A (ja) | 1984-03-30 | 1984-03-30 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0159824B1 (ja) |
| JP (1) | JPS60206163A (ja) |
| KR (1) | KR900005664B1 (ja) |
| DE (1) | DE3585173D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930007522B1 (ko) * | 1985-03-08 | 1993-08-12 | 가부시끼 가이샤 히다찌세이사꾸쇼 | 종형 커패시터를 사용한 반도체메모리 |
| US4751558A (en) * | 1985-10-31 | 1988-06-14 | International Business Machines Corporation | High density memory with field shield |
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPS63122261A (ja) * | 1986-11-12 | 1988-05-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5260226A (en) * | 1987-07-10 | 1993-11-09 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
| DE3855945T2 (de) * | 1987-07-10 | 1997-11-13 | Toshiba Kawasaki Kk | Halbleiterbauelement mit Bereichen unterschiedlicher Störstellenkonzentration |
| US5726475A (en) * | 1987-07-10 | 1998-03-10 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
| KR910000246B1 (ko) * | 1988-02-15 | 1991-01-23 | 삼성전자 주식회사 | 반도체 메모리장치 |
| US4918454A (en) * | 1988-10-13 | 1990-04-17 | Crystal Semiconductor Corporation | Compensated capacitors for switched capacitor input of an analog-to-digital converter |
| US5208597A (en) * | 1988-10-13 | 1993-05-04 | Crystal Semiconductor | Compensated capacitors for switched capacitor input of an analog-to-digital converter |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186354A (en) * | 1981-05-13 | 1982-11-16 | Hitachi Ltd | Semiconductor memory storage and manufacture thereof |
| JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
-
1984
- 1984-03-30 JP JP59062728A patent/JPS60206163A/ja active Pending
- 1984-10-19 KR KR1019840006508A patent/KR900005664B1/ko not_active Expired
-
1985
- 1985-03-26 DE DE8585302109T patent/DE3585173D1/de not_active Expired - Lifetime
- 1985-03-26 EP EP85302109A patent/EP0159824B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0159824A2 (en) | 1985-10-30 |
| EP0159824B1 (en) | 1992-01-15 |
| KR900005664B1 (ko) | 1990-08-03 |
| KR850006981A (ko) | 1985-10-25 |
| DE3585173D1 (de) | 1992-02-27 |
| EP0159824A3 (en) | 1987-04-01 |
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