JPS6381981A - センスアンプおよびその製造方法 - Google Patents
センスアンプおよびその製造方法Info
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- JPS6381981A JPS6381981A JP61227251A JP22725186A JPS6381981A JP S6381981 A JPS6381981 A JP S6381981A JP 61227251 A JP61227251 A JP 61227251A JP 22725186 A JP22725186 A JP 22725186A JP S6381981 A JPS6381981 A JP S6381981A
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- JP
- Japan
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- sense amplifier
- type
- layer
- insulating film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
本発明は、ＭＯＳトランジスタのフリップフロップ構成
を用いたセンスアンプに係り、特にＭＯＳ型ｄＲＡＭに
有用なセンスアンプに関する。
を用いたセンスアンプに係り、特にＭＯＳ型ｄＲＡＭに
有用なセンスアンプに関する。
（従来の技術）
半導体記憶装置は高集積化、大容量化の一途を辿ってい
る。特に−個のＭＯＳトランジスタと一個のキャパシタ
によりメモリセルを構成するＭＯＳ型ダイナミックＲＡ
Ｍ （ｄＲＡＭ）は、そのメモリセル形式から最も高集
積化が進んでおり、既に１Ｍビットのものが実用化され
、試作段階では４Ｍビットのものができている。
る。特に−個のＭＯＳトランジスタと一個のキャパシタ
によりメモリセルを構成するＭＯＳ型ダイナミックＲＡ
Ｍ （ｄＲＡＭ）は、そのメモリセル形式から最も高集
積化が進んでおり、既に１Ｍビットのものが実用化され
、試作段階では４Ｍビットのものができている。
ｄＲＡＭの高集積化、大容量化に伴って必然的にメモリ
セル寸法は縮小し、小さいメモリセル占を面積で大きい
メモリ容量を得るために溝堀型キャパシタが各種提案さ
れている。更にメモリセルの寸法縮小に伴って、メモリ
セルの微少な信号を増幅するセンスアンプの寸法の縮小
も要求される。
セル寸法は縮小し、小さいメモリセル占を面積で大きい
メモリ容量を得るために溝堀型キャパシタが各種提案さ
れている。更にメモリセルの寸法縮小に伴って、メモリ
セルの微少な信号を増幅するセンスアンプの寸法の縮小
も要求される。
ｄＲＡＭのセンスアンプは通常、二個のＭＯＳ）ランジ
スタを用いて、そのドレインとゲートを交差接続したフ
リップフロップにより構成される。
スタを用いて、そのドレインとゲートを交差接続したフ
リップフロップにより構成される。
この場合、それぞれのゲートに入る信号差は非常に小さ
いものであるため、二個のＭＯＳｌ−ランジスタの特性
、例えばしきい値Ｖｔｈや相互コンダクタンスｇｍが揃
っていることが必要である。二個のＭＯＳ）ランジスタ
の特性が異なるとセンスアンプの感度はそれだけ低くな
り、ｄＲＡＭの信頼性が低いものとなる。そのため従来
のセンスアンプでは、加工のバラツキの影響を少なくす
るためにメモリセルや周辺回路で使用されるＭＯＳトラ
ンジスタに比べてチャネル長が大きいものを使用してい
た。
いものであるため、二個のＭＯＳｌ−ランジスタの特性
、例えばしきい値Ｖｔｈや相互コンダクタンスｇｍが揃
っていることが必要である。二個のＭＯＳ）ランジスタ
の特性が異なるとセンスアンプの感度はそれだけ低くな
り、ｄＲＡＭの信頼性が低いものとなる。そのため従来
のセンスアンプでは、加工のバラツキの影響を少なくす
るためにメモリセルや周辺回路で使用されるＭＯＳトラ
ンジスタに比べてチャネル長が大きいものを使用してい
た。
（発明が解決しようとする問題点）
以」二のように従来のｄ ＲＡ Ｍでは、メモリセルの
高集積化、大容量化に伴ってセンスアンプの微細化が要
求されながら、センスアンプの性質上二個のＭＯＳトラ
ンジスタの特性のバランスが厳しく要求されるために微
細化が難しい、という問題があった。
高集積化、大容量化に伴ってセンスアンプの微細化が要
求されながら、センスアンプの性質上二個のＭＯＳトラ
ンジスタの特性のバランスが厳しく要求されるために微
細化が難しい、という問題があった。
本発明は、この様な問題を解決した、高集積化したｄＲ
ＡＭに有用なセンスアンプおよびその製造方法を提供す
ることを目的とする。
ＡＭに有用なセンスアンプおよびその製造方法を提供す
ることを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、フリップフロップ型センスアンプを構成する
二個のＭＯＳトランジスタを縦型に構成したこと、即ち
半導体基板に形成された凹凸の凸部」−而にドレイン領
域、四部底面にソース領域を有し、凸部側壁にゲート絶
縁膜を介してゲート電極を設けた構造としたことを特徴
とする。
二個のＭＯＳトランジスタを縦型に構成したこと、即ち
半導体基板に形成された凹凸の凸部」−而にドレイン領
域、四部底面にソース領域を有し、凸部側壁にゲート絶
縁膜を介してゲート電極を設けた構造としたことを特徴
とする。
本発明はこの様なセンスアンプを製造するに際し、半導
体基板に共通ソース領域となる第１導電型の第１の高濃
度層、第２導電型の低濃度層および第１導電型の第２の
高濃度層を積層形成し、このｆ２層膜を第１の高濃度層
が露出する迄エツチングして周期的凹凸を形成し、凸部
側壁にゲート絶縁膜を介してゲート電極を形成する。
体基板に共通ソース領域となる第１導電型の第１の高濃
度層、第２導電型の低濃度層および第１導電型の第２の
高濃度層を積層形成し、このｆ２層膜を第１の高濃度層
が露出する迄エツチングして周期的凹凸を形成し、凸部
側壁にゲート絶縁膜を介してゲート電極を形成する。
（作用）
本発明によれば、センスアンプを形成するＭｏ ｓ ＋
−ランジスタが縦型であるから、チャネル長の大きいＭ
ＯＳトランジスタからなるセンスアンプを徹少な面積に
形成することができる。従って例えば、メモリセルの寸
法のピッチに入る面積で感度の優れたセンスアンプを得
ることが可能である。
−ランジスタが縦型であるから、チャネル長の大きいＭ
ＯＳトランジスタからなるセンスアンプを徹少な面積に
形成することができる。従って例えば、メモリセルの寸
法のピッチに入る面積で感度の優れたセンスアンプを得
ることが可能である。
また本発明の方法によれば、ＭＯＳトランジスタのチャ
ネル長を大きく選ぶことができるため、加工のバラツキ
の影響が少なく、優れたセンスアンプを得ることができ
る。
ネル長を大きく選ぶことができるため、加工のバラツキ
の影響が少なく、優れたセンスアンプを得ることができ
る。
（実施例）
以下、本発明の詳細な説明する。
第１図は本発明をｄＲＡＭに適用した一実施例のセンス
アンプ部の構成を示す平面図である。
アンプ部の構成を示す平面図である。
第２図（ａ）（ｂ）はそれぞれ、第１図のＡ−Ａ’、Ｂ
−Ｂ’断面図である。第１図の破線で囲んだ領域が一つ
のセンスアンプＳＡの領域である。ｐ型Ｓｔ基板１にＭ
ＯＳトランジスタの共通ソース領域となるｎ中型層２が
形成され、この」二にチャネル領域が形成されるｐ″″
型層３が形成され、更にその上にドレイン領域兼ビット
線となるｎ中型層４（４ｉ、４ｔ、・・・）が形成され
ている。ｎ”Ｗ層４およびｐ−型層３は、ストライブ状
に残してパターン形成されており、凹部５にｎ中型層２
か露出するような周期的凹凸が形成されている。そして
凸部側壁にゲート絶縁膜６を介してゲート電極７（７１
，７２，・・・）が形成されている。隣接するセンスア
ンプのビット線領域となるｎ中型層４．と４３の間、同
じく４２と４４の間は、絶縁膜１０とｐ十型層８により
分離されている。９（９１，９２，・・・）は二個のＭ
ＯＳトランジスタのゲート、ドレインを交差接続する配
線である。
−Ｂ’断面図である。第１図の破線で囲んだ領域が一つ
のセンスアンプＳＡの領域である。ｐ型Ｓｔ基板１にＭ
ＯＳトランジスタの共通ソース領域となるｎ中型層２が
形成され、この」二にチャネル領域が形成されるｐ″″
型層３が形成され、更にその上にドレイン領域兼ビット
線となるｎ中型層４（４ｉ、４ｔ、・・・）が形成され
ている。ｎ”Ｗ層４およびｐ−型層３は、ストライブ状
に残してパターン形成されており、凹部５にｎ中型層２
か露出するような周期的凹凸が形成されている。そして
凸部側壁にゲート絶縁膜６を介してゲート電極７（７１
，７２，・・・）が形成されている。隣接するセンスア
ンプのビット線領域となるｎ中型層４．と４３の間、同
じく４２と４４の間は、絶縁膜１０とｐ十型層８により
分離されている。９（９１，９２，・・・）は二個のＭ
ＯＳトランジスタのゲート、ドレインを交差接続する配
線である。
第３図はこのセンスアンプＳＡの等価回路である。二個
のＭＯＳ）ランジスタＱ１．Ｑｚはゲート、ドレインが
交差接続されてフリップフロップを構成しており、その
二つのノードがビット線ＢＬ、ＢＬに接続されている。
のＭＯＳ）ランジスタＱ１．Ｑｚはゲート、ドレインが
交差接続されてフリップフロップを構成しており、その
二つのノードがビット線ＢＬ、ＢＬに接続されている。
ＭＯＳトランジスタＱｌ、Ｑ２の共通ソースには活性化
用クロックφＳＡが入る。ビット線ＢＬ、ＢＬにはそれ
ぞれ、複数のメモリセルと一つのダミーセルが接続され
るが、図では一方の一つのメモリセルＭＣと他方のダミ
ーセルＤＣのみを示している。ＷＬはワード線、ＤＷＬ
はダミーワード線である。
用クロックφＳＡが入る。ビット線ＢＬ、ＢＬにはそれ
ぞれ、複数のメモリセルと一つのダミーセルが接続され
るが、図では一方の一つのメモリセルＭＣと他方のダミ
ーセルＤＣのみを示している。ＷＬはワード線、ＤＷＬ
はダミーワード線である。
第４図はこのセンスアンプＳＡの動作を説明するための
図である。ビット線対ＢＬ、ＢＬは予め“Ｈ”レベル（
例えば５Ｖ）にプリチャージされる。メモリセルとダミ
ーセルのデータがビット線ＢＬ、ＢＬに転送され、僅か
な電位差が付いたところでクロックφＳＡによりセンス
アンプＳＡを活性化すると、ＭＯＳトランジスタＱ１．
Ｑ２の一方がオンとなり、微少電位差が増幅されて読み
出される。
図である。ビット線対ＢＬ、ＢＬは予め“Ｈ”レベル（
例えば５Ｖ）にプリチャージされる。メモリセルとダミ
ーセルのデータがビット線ＢＬ、ＢＬに転送され、僅か
な電位差が付いたところでクロックφＳＡによりセンス
アンプＳＡを活性化すると、ＭＯＳトランジスタＱ１．
Ｑ２の一方がオンとなり、微少電位差が増幅されて読み
出される。
次に、第１図および第２図に示した実施例のセンスアン
プの製造工程を、第５図（ａ）〜（ｆ）を参照して説明
する。第５図（ａ）〜（ｆ）は、第２図（ｂ）の断面に
対応する断面図である。まず（ａ）に示すように、ｐ型
Ｓｉ基板１に高濃度にリンを拡散して第１のｎ十型層２
を形成し、この上に低濃度のｐ−型層３をエピタキシャ
ル成長させ、更にその表面に高濃度にリンを拡散して第
２のｎ十型層４を形成する。第１のｎ＋型層２はＭＯＳ
トランジスタの共通ソース領域となる層であり、第２の
ｎ十他層４はドレスイン領域となる層である。ｐ−型層
３はＭＯＳトランジスタのチャネル領域が形成される層
であって、その厚みと不純物濃度によりそれぞれチャネ
ル長としきい値が決定されるので重要である。例えばｐ
−型層３の不純物濃度はｌＸ１０１７／ｃ１１３程度と
する。
プの製造工程を、第５図（ａ）〜（ｆ）を参照して説明
する。第５図（ａ）〜（ｆ）は、第２図（ｂ）の断面に
対応する断面図である。まず（ａ）に示すように、ｐ型
Ｓｉ基板１に高濃度にリンを拡散して第１のｎ十型層２
を形成し、この上に低濃度のｐ−型層３をエピタキシャ
ル成長させ、更にその表面に高濃度にリンを拡散して第
２のｎ十型層４を形成する。第１のｎ＋型層２はＭＯＳ
トランジスタの共通ソース領域となる層であり、第２の
ｎ十他層４はドレスイン領域となる層である。ｐ−型層
３はＭＯＳトランジスタのチャネル領域が形成される層
であって、その厚みと不純物濃度によりそれぞれチャネ
ル長としきい値が決定されるので重要である。例えばｐ
−型層３の不純物濃度はｌＸ１０１７／ｃ１１３程度と
する。
このようにｐｎｐｎ構造のウェーハを形成した後、（ｂ
）に示すようにセンスアンプのＭＯＳ）ランジスタ領域
以外の部分をエツチングして周期的凹凸を形成する。エ
ツチング深さは図示のように、凹部５にｎ今度ＩＷｉ２
が露出する深さとする。この後（Ｃ）に示すように、ゲ
ート絶縁膜６となる熱酸化膜を形成し、第１層多結晶シ
リコン膜７を気相成長法により堆積する。そしてこの第
１層多結晶シリコン膜７を異方性ドライエツチング法例
えば反応性イオンエツチング（ＲＩ Ｅ）法により全面
エツチングして、（ｄ）に示すように各凸部側壁部に自
己整合的に多結晶シリコン膜７を残す。
）に示すようにセンスアンプのＭＯＳ）ランジスタ領域
以外の部分をエツチングして周期的凹凸を形成する。エ
ツチング深さは図示のように、凹部５にｎ今度ＩＷｉ２
が露出する深さとする。この後（Ｃ）に示すように、ゲ
ート絶縁膜６となる熱酸化膜を形成し、第１層多結晶シ
リコン膜７を気相成長法により堆積する。そしてこの第
１層多結晶シリコン膜７を異方性ドライエツチング法例
えば反応性イオンエツチング（ＲＩ Ｅ）法により全面
エツチングして、（ｄ）に示すように各凸部側壁部に自
己整合的に多結晶シリコン膜７を残す。
こうして凸部側壁に残された多結晶シリコン膜７のうち
、（ｅ）に示すようにＭＯＳ）ランジスタのゲート電極
７□、７２．・・・として必要な部分のみを残して他は
除去し、凸部中央部をエツチングして素子分離溝を形成
し、この分離溝内に更に分離を確実にするｐ十型層８を
形成する。これにより第２のｎ十型層４は各凸部上で二
本のビット線に対応する、ＭＯＳトランジスタのドレイ
ン領域４１＋４２．・・・とじて分離される。この後（
ｆ）に示すように、ＣＶＤにより酸化膜１０を堆積し、
これにコンタクト孔を開けて第２層多結晶シリコン膜を
堆積しバターニングして、ＭＯＳトランジスタのゲート
、ドレインを交差接続する配線９（９，，９２，・・・
）を形成する。この配線は例えばＡ、１７等の金属配線
でも良い。
、（ｅ）に示すようにＭＯＳ）ランジスタのゲート電極
７□、７２．・・・として必要な部分のみを残して他は
除去し、凸部中央部をエツチングして素子分離溝を形成
し、この分離溝内に更に分離を確実にするｐ十型層８を
形成する。これにより第２のｎ十型層４は各凸部上で二
本のビット線に対応する、ＭＯＳトランジスタのドレイ
ン領域４１＋４２．・・・とじて分離される。この後（
ｆ）に示すように、ＣＶＤにより酸化膜１０を堆積し、
これにコンタクト孔を開けて第２層多結晶シリコン膜を
堆積しバターニングして、ＭＯＳトランジスタのゲート
、ドレインを交差接続する配線９（９，，９２，・・・
）を形成する。この配線は例えばＡ、１７等の金属配線
でも良い。
こうしてこの実施例の方法によれば、ＭＯＳトランジス
タが縦型であるためチャネル長を長く選んでも占を面積
を大きくすることなく、従って微細寸法でしかも加工の
バラツキの影響が少ないセンスアンプを得ることができ
る。特にメモリセルのスイッチングＭＯＳトランジスタ
として、このセンスアンプのＭＯＳトランジスタと同様
の縦型構造を用いるようにすれば、メモリセル領域とセ
ンスアンプ領域の層構造および製造工程を共用すること
ができ、有用である。
タが縦型であるためチャネル長を長く選んでも占を面積
を大きくすることなく、従って微細寸法でしかも加工の
バラツキの影響が少ないセンスアンプを得ることができ
る。特にメモリセルのスイッチングＭＯＳトランジスタ
として、このセンスアンプのＭＯＳトランジスタと同様
の縦型構造を用いるようにすれば、メモリセル領域とセ
ンスアンプ領域の層構造および製造工程を共用すること
ができ、有用である。
第６図は他の実施例のセンスアンプ部の第２図（ｂ）に
対応する断面図である。先の実施例では隣接する二つの
ビット線となるｎ十型層の分離を溝とｐ＋型層により行
ったが、第６図に示すように第１のｎ十型層２に達する
深い溝と素子分離用酸化膜１１の埋込みにより行うこと
ができる。この構造によれば、隣接するセンスアンプの
ＭＯ３トランジスタはその基板領域も分離されるため、
素子分離はより確実になる。
対応する断面図である。先の実施例では隣接する二つの
ビット線となるｎ十型層の分離を溝とｐ＋型層により行
ったが、第６図に示すように第１のｎ十型層２に達する
深い溝と素子分離用酸化膜１１の埋込みにより行うこと
ができる。この構造によれば、隣接するセンスアンプの
ＭＯ３トランジスタはその基板領域も分離されるため、
素子分離はより確実になる。
第７図は更に他の実施例のセンスアンプ部の第１図に対
応する平面図である。第１図の実施例ではセンスアンプ
ＳＡを構成する二つのＭＯＳ）ランジスタのゲート電極
７．，７２．・・・をジグザグ状に配置したが、これら
のゲート電極を別途配線９でビット線となるｎ今度層に
接続するのであれば、このようにジグザグ状にすること
は必要ではない。即ち７図に示すように、ゲート電極７
□。
応する平面図である。第１図の実施例ではセンスアンプ
ＳＡを構成する二つのＭＯＳ）ランジスタのゲート電極
７．，７２．・・・をジグザグ状に配置したが、これら
のゲート電極を別途配線９でビット線となるｎ今度層に
接続するのであれば、このようにジグザグ状にすること
は必要ではない。即ち７図に示すように、ゲート電極７
□。
７２、・・・上を配線９１ ＋ ９２ ＋ ・・・が
通過するように配置することができる。
通過するように配置することができる。
第８図（ａ）（ｂ）は更に他の実施例のセンスアンプ部
の平面図とそのＢ−Ｂ’断面図である。
の平面図とそのＢ−Ｂ’断面図である。
第１図の実施例では、ゲート電極７１，７２．・・・と
これをｎ今度層に接続する配線を別にしたが、第８図で
はこれを一体化している。
これをｎ今度層に接続する配線を別にしたが、第８図で
はこれを一体化している。
その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができるる。
して実施することができるる。
［発明の効果］
以上述べたように本発明の構造および方法によれば、ｄ
ＲＡＭのセンスアンプを例えばメモリセルの配列ピッチ
で決まる狭い領域内にチャネル長を短（することなく形
成することができ、従って加工のバラツキの影響が小さ
い高感度のセンスアンプを得ることができる。これによ
り、高集積化。
ＲＡＭのセンスアンプを例えばメモリセルの配列ピッチ
で決まる狭い領域内にチャネル長を短（することなく形
成することができ、従って加工のバラツキの影響が小さ
い高感度のセンスアンプを得ることができる。これによ
り、高集積化。
大容量化してしかも信頼性の高いｄＲＡＭを得ることが
できる。
できる。
第１図は本発明の一実施例のｄＲＡＭにおけるセンスア
ンプ部の平面図、第２図（ａ）（ｂ）はそれぞれ第１図
のＡ−Ａ’、Ｂ−Ｂ’断面図、第３図はそのセンスアン
プの等価回路図、第４図はその動作を説明するための図
、第５図（ａ）〜（ｆ）はそのセンスアンプ部の製造工
程を説明するための断面図、第６図は他の実施例のセン
スアンプ部の断面図、第７図は更に他の実施例のセンス
アンプ部の平面図、第８図（ａ）（ｂ）は更に他の実施
例のセンスアンプ部の平面図とそのＢ −Ｂ′断面図で
ある。 １・・・ｐ型Ｓｔ基板、２・・・第１のｎ今度層（共通
ソース領域）、３・・・ｐ−型層、４（４，，４２゜・
・・）・・・第２のｎ＋型層（ドレイン領域）、５・・
・凹部、６・・・ゲート絶縁膜、７・・・第１層多結晶
シリコン膜、７ｓ、７２．７３．７４・・・ゲート電極
、８・・・ｐ今度層、９（９１，９２，・・・）・・・
配線、１゜・・・ＣＶＤ酸化膜。 出願人代理人 弁理士 鈴江武彦 （ｂ） てπ ２ 図 第 ３ 図 第 ４ 図 （ａ） （ｂ） 第 ５ 図（１） （ｃ） （ｄ） 第 ５ 図（２） （ｆ） 第 ５ 図（３） 第６図 第 ７ 図
ンプ部の平面図、第２図（ａ）（ｂ）はそれぞれ第１図
のＡ−Ａ’、Ｂ−Ｂ’断面図、第３図はそのセンスアン
プの等価回路図、第４図はその動作を説明するための図
、第５図（ａ）〜（ｆ）はそのセンスアンプ部の製造工
程を説明するための断面図、第６図は他の実施例のセン
スアンプ部の断面図、第７図は更に他の実施例のセンス
アンプ部の平面図、第８図（ａ）（ｂ）は更に他の実施
例のセンスアンプ部の平面図とそのＢ −Ｂ′断面図で
ある。 １・・・ｐ型Ｓｔ基板、２・・・第１のｎ今度層（共通
ソース領域）、３・・・ｐ−型層、４（４，，４２゜・
・・）・・・第２のｎ＋型層（ドレイン領域）、５・・
・凹部、６・・・ゲート絶縁膜、７・・・第１層多結晶
シリコン膜、７ｓ、７２．７３．７４・・・ゲート電極
、８・・・ｐ今度層、９（９１，９２，・・・）・・・
配線、１゜・・・ＣＶＤ酸化膜。 出願人代理人 弁理士 鈴江武彦 （ｂ） てπ ２ 図 第 ３ 図 第 ４ 図 （ａ） （ｂ） 第 ５ 図（１） （ｃ） （ｄ） 第 ５ 図（２） （ｆ） 第 ５ 図（３） 第６図 第 ７ 図
Claims (2)
- （１）二個のＭＯＳトランジスタのソースを共通接続し
、ドレイン、ゲートを交差接続して構成されるセンスア
ンプにおいて、前記ＭＯＳトランジスタは、半導体基板
に形成された凹凸の凸部上面にドレイン領域、凹部底面
にソース領域が形成され、凸部側壁にゲート絶縁膜を介
してゲート電極が形成されていることを特徴とするセン
スアンプ。 - （２）二個のＭＯＳトランジスタのソースを共通接続し
、ドレイン、ゲートを交差接続して構成されるセンスア
ンプを製造する方法において、半導体基板に共通ソース
領域となる第１導電型の第１の高濃度層、第２導電型の
低濃度層およびドレイン領域となる第１導電型の第２の
高濃度層をこの順に積層形成する工程と、この積層膜を
前記第１の高濃度層が露出するまでエッチングして周期
的凹凸を形成する工程と、凸部側壁にゲート絶縁膜を介
してゲート電極を形成する工程と、絶縁膜を堆積しこれ
にコンタクト孔を開けて二個のＭＯＳトランジスタのゲ
ート、ドレインを交差接続する配線を形成する工程とを
有することを特徴とするセンスアンプの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227251A JPS6381981A (ja) | 1986-09-26 | 1986-09-26 | センスアンプおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227251A JPS6381981A (ja) | 1986-09-26 | 1986-09-26 | センスアンプおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381981A true JPS6381981A (ja) | 1988-04-12 |
Family
ID=16857886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61227251A Pending JPS6381981A (ja) | 1986-09-26 | 1986-09-26 | センスアンプおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381981A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223668A (ja) * | 1988-07-12 | 1990-01-25 | Seiko Epson Corp | 半導体装置 |
| JPH0480968A (ja) * | 1990-07-24 | 1992-03-13 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
-
1986
- 1986-09-26 JP JP61227251A patent/JPS6381981A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223668A (ja) * | 1988-07-12 | 1990-01-25 | Seiko Epson Corp | 半導体装置 |
| JPH0480968A (ja) * | 1990-07-24 | 1992-03-13 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
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