JPS6020630A - Ｃｍｏｓ集積回路の入出力回路 - Google Patents
Ｃｍｏｓ集積回路の入出力回路Info
- Publication number
- JPS6020630A JPS6020630A JP58128237A JP12823783A JPS6020630A JP S6020630 A JPS6020630 A JP S6020630A JP 58128237 A JP58128237 A JP 58128237A JP 12823783 A JP12823783 A JP 12823783A JP S6020630 A JPS6020630 A JP S6020630A
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- JP
- Japan
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- output
- circuit
- external terminal
- terminal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＣＭＯ８（相補型絶縁ダート型）集積回路の
入出力回路に関する。
入出力回路に関する。
ＣＭＯ８集積回路においては、ある外部端子を入力用お
よび出力用として用いる場合がある。
よび出力用として用いる場合がある。
たとえば上記外部端子を通常は出力端子として用いるが
、集積回路の評価時には上記外部端子を入力端子として
用いて外部からテスト信号を入力することがある。この
よう壜入出力用の外部端子に対して、従来の集積回路内
部では第１図あるいは第２図に示すように入出力回路が
接続されている。即ち、第１図においては、第１の内部
回路１の出力端は第１のクロックドインバータ２を介し
て入出力（Ｉｌｏ） 用外部端子３に接続されると共に
、第２のクロックドインバータ４を介して第２の内部回
路５の入力端に接続されている。また、上記外部端子３
は第３のクロックドインバータ６を介して上記第２の内
部回路５の入力端に接続されている。そして、切換制御
入力用外部端子７から入力する切換制御信号が前記第３
のクロックドインバータ６０制御入力として導かれると
共にインバータ８により反転され、この反転式れた切換
制御信号が前記第１．第２のクロックドインバータ２．
４の制御入力として導かれる。
、集積回路の評価時には上記外部端子を入力端子として
用いて外部からテスト信号を入力することがある。この
よう壜入出力用の外部端子に対して、従来の集積回路内
部では第１図あるいは第２図に示すように入出力回路が
接続されている。即ち、第１図においては、第１の内部
回路１の出力端は第１のクロックドインバータ２を介し
て入出力（Ｉｌｏ） 用外部端子３に接続されると共に
、第２のクロックドインバータ４を介して第２の内部回
路５の入力端に接続されている。また、上記外部端子３
は第３のクロックドインバータ６を介して上記第２の内
部回路５の入力端に接続されている。そして、切換制御
入力用外部端子７から入力する切換制御信号が前記第３
のクロックドインバータ６０制御入力として導かれると
共にインバータ８により反転され、この反転式れた切換
制御信号が前記第１．第２のクロックドインバータ２．
４の制御入力として導かれる。
而して、切換制御信号Ｓ入力の論理レベルが”０”のと
きには、第１．第２のクロックドインバータ２．４が駆
動されて第１の内部回路１の出力が入出力用外部端子３
および第２の内部回路５に導かれる。これとは逆に、上
記切換制御信号Ｓ入力の論理し々ルが１”のときには、
第３のクロックドインバータ６が駆動されて入出力用外
部端子３からのテスト入力信号が第２の内部回路５に導
かれる。
きには、第１．第２のクロックドインバータ２．４が駆
動されて第１の内部回路１の出力が入出力用外部端子３
および第２の内部回路５に導かれる。これとは逆に、上
記切換制御信号Ｓ入力の論理し々ルが１”のときには、
第３のクロックドインバータ６が駆動されて入出力用外
部端子３からのテスト入力信号が第２の内部回路５に導
かれる。
一方、第２図においてもインバータ２１．２３、クロッ
クドインバータ２２、ナンドダート２４〜２６を用いる
ことによって、切換制御信号Ｓ入力の論理レベルの′０
”、′１″に応じて入出力用外部端子３が出カ状態、入
カ状態に切シ換えられる。
クドインバータ２２、ナンドダート２４〜２６を用いる
ことによって、切換制御信号Ｓ入力の論理レベルの′０
”、′１″に応じて入出力用外部端子３が出カ状態、入
カ状態に切シ換えられる。
上述したような入出力回路においては、入出力用外部端
子３の出カ、入カ状態を切シ換えるために切換制御（ｉ
号Ｓが必要となるので、これを入力するための専用の外
部端子７および上記切換制御信号入力を論理処理する複
数の論理回路（インバータなど）を必要とし、集積回路
のコスト面で好ましくない。
子３の出カ、入カ状態を切シ換えるために切換制御（ｉ
号Ｓが必要となるので、これを入力するための専用の外
部端子７および上記切換制御信号入力を論理処理する複
数の論理回路（インバータなど）を必要とし、集積回路
のコスト面で好ましくない。
本発明は上記の事情に鑑みてなされたもので、切換制御
信号入力を用いないでも、入出力用外部端子を出力状態
あるいは入力状態で使用することが可能であシ、切換制
御専用外部端子を省略でき、コストダウンを図シ得るＣ
ＭＯＳ集積回路の入出力回路を提供するものである。
信号入力を用いないでも、入出力用外部端子を出力状態
あるいは入力状態で使用することが可能であシ、切換制
御専用外部端子を省略でき、コストダウンを図シ得るＣ
ＭＯＳ集積回路の入出力回路を提供するものである。
即ち、本発明は、ＣＭＯＳ集積回路内において第１の内
部回路の出力端と入出力用の外部端子との間に順に第１
の論理回路および保護抵抗を接続し、同じく上記外部端
子と第２の内部回路の入力端との間に第２の論理回路を
接続し、この第２の論理回路の閾値電圧を電源電圧のほ
ぼ一の値から電源電圧側あるいは接地電圧側へｂ［定量
ずれた値に設定してなることを特徴とするものである・ 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細にｊ＋５
こ明する。
部回路の出力端と入出力用の外部端子との間に順に第１
の論理回路および保護抵抗を接続し、同じく上記外部端
子と第２の内部回路の入力端との間に第２の論理回路を
接続し、この第２の論理回路の閾値電圧を電源電圧のほ
ぼ一の値から電源電圧側あるいは接地電圧側へｂ［定量
ずれた値に設定してなることを特徴とするものである・ 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細にｊ＋５
こ明する。
第３図はＣＭＯＳ集積回路の一部を示しておρ、３は入
出力用の外部端子、１は第１の内部回路、５は第２の内
部回路である。上記第１の内部回路１の出力端と第２の
内部回路５の入力端との間には、第１のＣＭＯＳインバ
ータ３１、第１の抵抗３２、第２の抵抗３３、第２ノｃ
Ｍｏｓインバータ３４の順に直列に接続されている。そ
して、上記第１の抵抗３２、第２の抵抗３３の接続点が
ｉｉｊ記外部端子３に接続されている。
出力用の外部端子、１は第１の内部回路、５は第２の内
部回路である。上記第１の内部回路１の出力端と第２の
内部回路５の入力端との間には、第１のＣＭＯＳインバ
ータ３１、第１の抵抗３２、第２の抵抗３３、第２ノｃ
Ｍｏｓインバータ３４の順に直列に接続されている。そ
して、上記第１の抵抗３２、第２の抵抗３３の接続点が
ｉｉｊ記外部端子３に接続されている。
ところで、上記インバータ３１．３２の’ＥＥＬ ＹＦ
Ｊ＜電圧をｖｃｃで表わすものとすれば、第１のインパ
ーク３ノの閾値電圧ｖＴＨ１として通常はｅミは↓ｖｃ
ｃに設定さ扛ており、第２のインバータ３４の閾値電圧
ｖＴＨ２は上記ｖＴＨＩよりも電源電圧ｖｃｃ側あるい
は接地−位Ｖ８８側へ所定量偏移した値に設定されてい
る。
Ｊ＜電圧をｖｃｃで表わすものとすれば、第１のインパ
ーク３ノの閾値電圧ｖＴＨ１として通常はｅミは↓ｖｃ
ｃに設定さ扛ており、第２のインバータ３４の閾値電圧
ｖＴＨ２は上記ｖＴＨＩよりも電源電圧ｖｃｃ側あるい
は接地−位Ｖ８８側へ所定量偏移した値に設定されてい
る。
而して、外部端子３を出方状態として使用する場合には
、第１の内部回路１からの出力信号が第１のインバータ
３１２よび第１の抵抗３２を経たのら、外部端子３に出
力すると共に第２の抵抗３３および第２のインバータ３
４を経て第２の内部回路５に入力する。これに対して、
ＣＭＯＳ集積回路の評価に際して外部からテスト信号を
前記外部端子３に印加する、つまり外部端子３を入力状
態で使用する場合には、テスト信号入力が第２の抵抗３
３および第２のインバータ３４を介して第２の内部回路
５に入力するが、このとき第１の抵抗３２が株数抵抗と
して作用するように大きな値に予め設定しておくことに
よって、第１のインバータ３ノの出力素子がテスト信号
入力によって破壊はれないように保護される。
、第１の内部回路１からの出力信号が第１のインバータ
３１２よび第１の抵抗３２を経たのら、外部端子３に出
力すると共に第２の抵抗３３および第２のインバータ３
４を経て第２の内部回路５に入力する。これに対して、
ＣＭＯＳ集積回路の評価に際して外部からテスト信号を
前記外部端子３に印加する、つまり外部端子３を入力状
態で使用する場合には、テスト信号入力が第２の抵抗３
３および第２のインバータ３４を介して第２の内部回路
５に入力するが、このとき第１の抵抗３２が株数抵抗と
して作用するように大きな値に予め設定しておくことに
よって、第１のインバータ３ノの出力素子がテスト信号
入力によって破壊はれないように保護される。
なお、上記ＣＭＯＳ集積回路の前記外部端子３に負荷と
して電流出力型負荷、たとえば第４図（８）に示すよう
なＮＰＮ形トランジスタ４２、ペース抵ｋ ４１ 、コ
レクタ抵抗４３からなる負荷回路が接続されるものとす
れは、第１のインバータ３１の出力信号の外部端子３に
おける１”レベルが低くなる。この場合には、第２のイ
ンバータ３．４ （７） ｖＴＩ２を第４図（ｂ）に示
す入出力（Ｖ １／／Ｖｏ）特性のように２ ｖＣＣよ
シ接地電位Ｖｓ６側へずらして設定しておくことによっ
て第２のインバータ３４を正常に応動させることが可能
である。
して電流出力型負荷、たとえば第４図（８）に示すよう
なＮＰＮ形トランジスタ４２、ペース抵ｋ ４１ 、コ
レクタ抵抗４３からなる負荷回路が接続されるものとす
れは、第１のインバータ３１の出力信号の外部端子３に
おける１”レベルが低くなる。この場合には、第２のイ
ンバータ３．４ （７） ｖＴＩ２を第４図（ｂ）に示
す入出力（Ｖ １／／Ｖｏ）特性のように２ ｖＣＣよ
シ接地電位Ｖｓ６側へずらして設定しておくことによっ
て第２のインバータ３４を正常に応動させることが可能
である。
また、上記とは逆に、前記外部端子３に負荷として電流
入力型負荷、たとえば第５図（ａ）に示すようなＰＮＰ
形トランジスタ５２、ペース抵抗５１、コレクタ抵抗５
３からなる負荷回路が接接されるものとすれば、第１の
インバータ３１の出力信号の外部端子３におけるｏ”レ
ベルが高くなる。この場合には、第２のインバータ３４
のｖＴＩ（２を第５図（ｂ）に示す人出力特性のよう
１ ｐ（Ｅ−Ｖｏｃよシミ源電位ｖ０゜側へずらして設定し
ておくことによって第２のインバータ３４を正常に応動
させることが可能である。
入力型負荷、たとえば第５図（ａ）に示すようなＰＮＰ
形トランジスタ５２、ペース抵抗５１、コレクタ抵抗５
３からなる負荷回路が接接されるものとすれば、第１の
インバータ３１の出力信号の外部端子３におけるｏ”レ
ベルが高くなる。この場合には、第２のインバータ３４
のｖＴＩ（２を第５図（ｂ）に示す人出力特性のよう
１ ｐ（Ｅ−Ｖｏｃよシミ源電位ｖ０゜側へずらして設定し
ておくことによって第２のインバータ３４を正常に応動
させることが可能である。
なお、上記実施例における第２の抵抗３３は省略しても
よい。
よい。
次に、上記実施例の応用例を第６図を参照して説明する
。ここでは、第１の内部回路としてたとえば１２段の第
１のカウンタ６１を用いておシ、第２の内部回路として
たとえば１０段の第２のカウンタ６２を用いている。い
ま、第１のカウンタ６１は約４．２ ＭＨｚのクロック
を計数入力として与えたとき、第１のカウンタ６）でで
−」−に分周されて約ＩＨｚの計数出力が得ら０２４ れる。この計数動作の良否を判定する場合、合計２２段
の計数時間は長くなるので、各カウンタ６１，６２を別
々に動作させて判定することによシ評価時間を短縮させ
ることができる。即ち、第１のカウンタ６１については
その計数出力（本例では約Ｉ ＫＨｚ ）を外部端子３
でモニタして計数動作の良否を判定し、第２のカウンタ
６２については外部端子３から高速（たとえば約Ｉ Ｍ
ｌ（ｚ ）のクロックを入力して計数動作を行なわせる
ことによってその良否を判定すればよい。
。ここでは、第１の内部回路としてたとえば１２段の第
１のカウンタ６１を用いておシ、第２の内部回路として
たとえば１０段の第２のカウンタ６２を用いている。い
ま、第１のカウンタ６１は約４．２ ＭＨｚのクロック
を計数入力として与えたとき、第１のカウンタ６）でで
−」−に分周されて約ＩＨｚの計数出力が得ら０２４ れる。この計数動作の良否を判定する場合、合計２２段
の計数時間は長くなるので、各カウンタ６１，６２を別
々に動作させて判定することによシ評価時間を短縮させ
ることができる。即ち、第１のカウンタ６１については
その計数出力（本例では約Ｉ ＫＨｚ ）を外部端子３
でモニタして計数動作の良否を判定し、第２のカウンタ
６２については外部端子３から高速（たとえば約Ｉ Ｍ
ｌ（ｚ ）のクロックを入力して計数動作を行なわせる
ことによってその良否を判定すればよい。
上述したように、本発明のＣＭＯ８集積回路の入出力回
路によれば、切換制御信号入力を用いないでも、入出力
用外部端子を出力状態あるいは入力状態で使用すること
が可能であシ、従来必要であった切換制御専用外部端子
および切換ｉｌｊ御信号入力処理用の論理回路を省略で
き、コストダウンを実現できる。
路によれば、切換制御信号入力を用いないでも、入出力
用外部端子を出力状態あるいは入力状態で使用すること
が可能であシ、従来必要であった切換制御専用外部端子
および切換ｉｌｊ御信号入力処理用の論理回路を省略で
き、コストダウンを実現できる。
第１図および第２図はそれぞれ従来のＣＭＯ８集積回路
の入出力回路を示す回路図、第３図は本発明に係るＣＭ
Ｏ８集積回路の入出力回路の一実端例を示す回路図、第
４図（ａｌおよび第５図（、）はそれぞれ第３図のＣＭ
Ｏ８集積回路の相異なる使用例を示す回路図、第４図（
ｂ）および第５図（ｂ）はそれぞれ第４図（、）および
第５図（ｂ）の入力特性図、第６図は第３図の入出力回
路の応用例を示す構成説明図である。 Ｊ・・第１の内部回路、２・・・第２の内部回路、３・
・・入出力用外部端子、３１・・・第１のインバータ、
３２・・・保護抵抗、３４・・・第２のインバータ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３ｉ１ 第４ｗＩ （ａ） （ｂ） ＋ 第５図 −■・ （ａ） （ｂ ） 第６図
の入出力回路を示す回路図、第３図は本発明に係るＣＭ
Ｏ８集積回路の入出力回路の一実端例を示す回路図、第
４図（ａｌおよび第５図（、）はそれぞれ第３図のＣＭ
Ｏ８集積回路の相異なる使用例を示す回路図、第４図（
ｂ）および第５図（ｂ）はそれぞれ第４図（、）および
第５図（ｂ）の入力特性図、第６図は第３図の入出力回
路の応用例を示す構成説明図である。 Ｊ・・第１の内部回路、２・・・第２の内部回路、３・
・・入出力用外部端子、３１・・・第１のインバータ、
３２・・・保護抵抗、３４・・・第２のインバータ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３ｉ１ 第４ｗＩ （ａ） （ｂ） ＋ 第５図 −■・ （ａ） （ｂ ） 第６図
Claims (1)
- ＣＭＯ８集積回路内において第１の内部回路の出力端と
入出力用の外部端子との間に順に接続さ″れた第１の論
理回路および保獲抵抗と、同じく上記外部端子と第２の
内部回路の入力端との間に接続され、その閾値電圧が電
源電圧のほぼ一から電源電圧側もしくは接地電位側へ所
定量ずれた値に設定された第２の論理回路とを具備する
ことを特徴とするＣＭＯ８集積回路の入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128237A JPS6020630A (ja) | 1983-07-14 | 1983-07-14 | Ｃｍｏｓ集積回路の入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128237A JPS6020630A (ja) | 1983-07-14 | 1983-07-14 | Ｃｍｏｓ集積回路の入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020630A true JPS6020630A (ja) | 1985-02-01 |
Family
ID=14979879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128237A Pending JPS6020630A (ja) | 1983-07-14 | 1983-07-14 | Ｃｍｏｓ集積回路の入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020630A (ja) |
-
1983
- 1983-07-14 JP JP58128237A patent/JPS6020630A/ja active Pending
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