JPS6020635A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
- Publication number
- JPS6020635A JPS6020635A JP58128804A JP12880483A JPS6020635A JP S6020635 A JPS6020635 A JP S6020635A JP 58128804 A JP58128804 A JP 58128804A JP 12880483 A JP12880483 A JP 12880483A JP S6020635 A JPS6020635 A JP S6020635A
- Authority
- JP
- Japan
- Prior art keywords
- array
- signal
- input
- output
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はプログラマブルロジックアレイの改良に関する
。特に、寄生容量が大きく、この寄生容量の影響で信号
伝播時間が遅い場合でも、誤動作することを防止するよ
うにするプログラマブルロジックアレイの改良に関する
。
。特に、寄生容量が大きく、この寄生容量の影響で信号
伝播時間が遅い場合でも、誤動作することを防止するよ
うにするプログラマブルロジックアレイの改良に関する
。
（２）技術の背景
プログラマブルロジックアレイとは、任意の並列信号線
を介して入力される二進情報に特定の演算処理を施こし
、その結果の情報を任意の並列信号線を介して出力する
二進情報演算素子をいい、前記特定の演算処理の内容を
所望により選択しうる特徴を有する。そして、ＭＩＳ型
半導体素子をもって実現することが一般である。
を介して入力される二進情報に特定の演算処理を施こし
、その結果の情報を任意の並列信号線を介して出力する
二進情報演算素子をいい、前記特定の演算処理の内容を
所望により選択しうる特徴を有する。そして、ＭＩＳ型
半導体素子をもって実現することが一般である。
（３）従来技術と問題点
従来技術におけるプログラマブルロジックアレイの一例
を第１図に示す。図において、破線をもって囲む１はＡ
ＮＤアレイであり、ｋ個のＸ線１１とに個のＸ線１２と
、これと直交して配設されるｍ個のＹ線１３とよりなる
。それぞれのＸ線１１とＸ線１２とには、それぞれ、１
の入力信号とその反転信号とが入力される。それぞれの
Ｙ線１３は負荷抵抗１４を介して電源と接続される。Ｘ
線１１． Ｘ線１２のそれぞれとＸ線１３のそれぞれと
の交点にはスイッチング素子１５が設けられているが、
これらのスイッチング素子１５のドレインがＸ線１３に
電気的に接続されるか否かはプログラマブルである。
を第１図に示す。図において、破線をもって囲む１はＡ
ＮＤアレイであり、ｋ個のＸ線１１とに個のＸ線１２と
、これと直交して配設されるｍ個のＹ線１３とよりなる
。それぞれのＸ線１１とＸ線１２とには、それぞれ、１
の入力信号とその反転信号とが入力される。それぞれの
Ｙ線１３は負荷抵抗１４を介して電源と接続される。Ｘ
線１１． Ｘ線１２のそれぞれとＸ線１３のそれぞれと
の交点にはスイッチング素子１５が設けられているが、
これらのスイッチング素子１５のドレインがＸ線１３に
電気的に接続されるか否かはプログラマブルである。
破線をもって囲む２はＯＲアレイであり、ＡＮＤアレイ
のＸ線１３のそれぞれと接続されるｍ個のＸ線２３があ
り、これと直交してｎ個のＸ線２１が設けられる。それ
ぞれのＸ線２１は負荷抵抗２４を介して電源と接続され
る。そして、Ｘ線２３のそれぞれとＸ線２１のそれぞれ
との交点にはスイッチング素子２５が設けられているが
、これらのスイッチング素子２５のドレインがＸ線２１
に電気的に接続されるか否かはプログラマブルである。
のＸ線１３のそれぞれと接続されるｍ個のＸ線２３があ
り、これと直交してｎ個のＸ線２１が設けられる。それ
ぞれのＸ線２１は負荷抵抗２４を介して電源と接続され
る。そして、Ｘ線２３のそれぞれとＸ線２１のそれぞれ
との交点にはスイッチング素子２５が設けられているが
、これらのスイッチング素子２５のドレインがＸ線２１
に電気的に接続されるか否かはプログラマブルである。
以−Ｌ要約するに、ＡＮＤアレイ１の任意のＸ線１１と
Ｘ線１２とに入力された入力信号は、プログラムにした
がって、Ｘ線１３に出力される場合といづれのＸ線１３
にも出力されない場合とがありうる。
Ｘ線１２とに入力された入力信号は、プログラムにした
がって、Ｘ線１３に出力される場合といづれのＸ線１３
にも出力されない場合とがありうる。
ＡＮＤアレイｌのＸ線１３のそれぞれはＯＲアレイ２の
対応するＸ線２３と接続されているので、ＡＮＤアレイ
１のプログラムにしたがって処理された信号はそのまま
ＯＲアレイ２の対応するＸ線２３に出力されるが、この
信号もプログラムにしたがって、所定のＸ線２１に出力
されることになる。
対応するＸ線２３と接続されているので、ＡＮＤアレイ
１のプログラムにしたがって処理された信号はそのまま
ＯＲアレイ２の対応するＸ線２３に出力されるが、この
信号もプログラムにしたがって、所定のＸ線２１に出力
されることになる。
ところで、上記のようなプログラマブルアレイは、第２
図に示すように、その入力端と出力端にそれぞれ入力レ
ジスタ３と出力レジスタ４とが設けられることが一般で
ある。
図に示すように、その入力端と出力端にそれぞれ入力レ
ジスタ３と出力レジスタ４とが設けられることが一般で
ある。
入力レジスタ３は複数の（本例においてはに個の）並列
入力信号線３１を有し、クロックＣＫのクロック信号（
第１のクロック信号）にもとづいて、入力信号を並列入
力信号線３１から入力され、ＡＮＤアレイｌに出力する
機能を有する。
入力信号線３１を有し、クロックＣＫのクロック信号（
第１のクロック信号）にもとづいて、入力信号を並列入
力信号線３１から入力され、ＡＮＤアレイｌに出力する
機能を有する。
出力レジスタ４は複数の（本例においてはｎ個の）並列
出力信号線４１を有し、クロックＣＫのクロック信号（
他のクロック信号）にもとづいて、出力信号を並列信号
線４１に出力する機能を有する。
出力信号線４１を有し、クロックＣＫのクロック信号（
他のクロック信号）にもとづいて、出力信号を並列信号
線４１に出力する機能を有する。
上記に説明した従来技術に係るプログラマブルロジック
アレイにあっては、クロック信号は入力レジスタと出力
レジスタとに与えられることになっているので、プログ
ラマブルロジックアレイの演算は１のクロ・ンク期間に
完了していることが必須である。さもないと、一部の信
号が出力信号から脱落して、云わばおちこぼれとなり、
誤動作することになるからである。
アレイにあっては、クロック信号は入力レジスタと出力
レジスタとに与えられることになっているので、プログ
ラマブルロジックアレイの演算は１のクロ・ンク期間に
完了していることが必須である。さもないと、一部の信
号が出力信号から脱落して、云わばおちこぼれとなり、
誤動作することになるからである。
ところが、プログラマブルロジックアレイのＸ線、Ｘ線
、Ｙ線の数が多くなり、その長さが長大になると、寄生
容量が大きくなり、演算時間、信号伝播時間が長くなる
傾向は避は難い。この欠点を解消することはクロック信
号を長くすれば容′易に回部であるが、この手法は情報
処理速度を遅延するから望ましい手法ではない。
、Ｙ線の数が多くなり、その長さが長大になると、寄生
容量が大きくなり、演算時間、信号伝播時間が長くなる
傾向は避は難い。この欠点を解消することはクロック信
号を長くすれば容′易に回部であるが、この手法は情報
処理速度を遅延するから望ましい手法ではない。
したがって、プログラマブルロジックアレイの演算容量
が大きくなり、寄生容量が大きい場合でも、情報処理速
度を遅くすることなく、誤動作の発生が有効に防止され
ているプログラマブルロジックアレイの開発が望まれて
いた。
が大きくなり、寄生容量が大きい場合でも、情報処理速
度を遅くすることなく、誤動作の発生が有効に防止され
ているプログラマブルロジックアレイの開発が望まれて
いた。
（４）発明の目的
本発明の目的はこの要請にこたえることにあり、演算容
量が大きく不可避的に寄生容量が大きい場合でも、誤動
作の発生をともなうことなく速い演算速度を有するプロ
グラマブルロジックアレイを提供することにある。
量が大きく不可避的に寄生容量が大きい場合でも、誤動
作の発生をともなうことなく速い演算速度を有するプロ
グラマブルロジックアレイを提供することにある。
（５）発明の構成
本発明の構成は第１のクロック信号にもとづいて信号を
入力されて演算を実行するＡＮＤアレイと、該アンドア
レイの出力信号を入力されて演算を実行するＯＲアレイ
と、他のクロック信号にもとづいてＯＲアレイの出力信
号を出力するプログラマブルロジックアレイにおいて、
前記ＡＮＤアレイの出力信号線のそれぞれに接続され、
第２のクロック信号にもとづいて前記ＡＮＤアレイの出
力信号のそれぞれを読み込み、前記ＡＮＤアレイに次の
信号を入力する第３のクロック信号にもとづいて、該信
号のそれぞれを前記ＯＲアレイのそれぞれ対応する入力
信号線に出力する信号記憶手段を有することを特徴とす
るプログラマブルロジックアレイにある 換言すれば、本発明は、（イ）プログラマブルロジック
アレイを構成するＡＮＤアレイｌとＯＲアレイ２との間
に、上記のプログラマブルロジックアレイに付属する入
力レジスタ３・出力レジスタ４の動作を支配するクロッ
ク信号にもとづいて動作するフリップフロップ回路畿等
の信号記憶手段５を挿入しておき、（ロ）第１のクロッ
ク信号をもって入力信号を入力レジスタ３からＡＮＤア
レイｌに入力し、ここで、演算を実行させ、（ハ）第２
のクロック信号（第１のクロック信号の反転信号）をも
って上記のＡＮＤアレイ１の出力信号を」−記のフリッ
プフロップ回路５′８に入力し、（ニ）第３のクロック
信号（第１のクロック信号と同種の信号）をもって上記
のフリップフロップ回路５等に記憶されている信号を上
記のＯＲアレイ２のそれぞれ対応する入力信号線に出方
するとともに、次の入力信号を入力レジスタ３がらＡＮ
Ｄアレイｌに入力して演算を実行し、（ポ）第４のクロ
ック信号（第２のクロック信号の反転信号）をもって上
記のＡＮＤアレイ１の次の出方信号をフリップフロップ
回路等５に入力し、（へ）第５の信号（第１、第３のク
ロック信号と同種の信号）をもって出力信号を出力レジ
スタ４から出力するとともに、入力レジスタ３からＡＮ
Ｄアレイｌに入力信号を入力し、ノリツブフロップ回路
等５に記憶されている信号をＯＲアレイ２に入力するも
のである。
入力されて演算を実行するＡＮＤアレイと、該アンドア
レイの出力信号を入力されて演算を実行するＯＲアレイ
と、他のクロック信号にもとづいてＯＲアレイの出力信
号を出力するプログラマブルロジックアレイにおいて、
前記ＡＮＤアレイの出力信号線のそれぞれに接続され、
第２のクロック信号にもとづいて前記ＡＮＤアレイの出
力信号のそれぞれを読み込み、前記ＡＮＤアレイに次の
信号を入力する第３のクロック信号にもとづいて、該信
号のそれぞれを前記ＯＲアレイのそれぞれ対応する入力
信号線に出力する信号記憶手段を有することを特徴とす
るプログラマブルロジックアレイにある 換言すれば、本発明は、（イ）プログラマブルロジック
アレイを構成するＡＮＤアレイｌとＯＲアレイ２との間
に、上記のプログラマブルロジックアレイに付属する入
力レジスタ３・出力レジスタ４の動作を支配するクロッ
ク信号にもとづいて動作するフリップフロップ回路畿等
の信号記憶手段５を挿入しておき、（ロ）第１のクロッ
ク信号をもって入力信号を入力レジスタ３からＡＮＤア
レイｌに入力し、ここで、演算を実行させ、（ハ）第２
のクロック信号（第１のクロック信号の反転信号）をも
って上記のＡＮＤアレイ１の出力信号を」−記のフリッ
プフロップ回路５′８に入力し、（ニ）第３のクロック
信号（第１のクロック信号と同種の信号）をもって上記
のフリップフロップ回路５等に記憶されている信号を上
記のＯＲアレイ２のそれぞれ対応する入力信号線に出方
するとともに、次の入力信号を入力レジスタ３がらＡＮ
Ｄアレイｌに入力して演算を実行し、（ポ）第４のクロ
ック信号（第２のクロック信号の反転信号）をもって上
記のＡＮＤアレイ１の次の出方信号をフリップフロップ
回路等５に入力し、（へ）第５の信号（第１、第３のク
ロック信号と同種の信号）をもって出力信号を出力レジ
スタ４から出力するとともに、入力レジスタ３からＡＮ
Ｄアレイｌに入力信号を入力し、ノリツブフロップ回路
等５に記憶されている信号をＯＲアレイ２に入力するも
のである。
この結果、ＡＮＤアレイ１における演算とＯＲアレイ２
における演算とを完全に分離して特にＡＮＤアレイｌに
おける演算速度が遅いことによって起因する誤動作の発
生を防止するとともに、ＯＲアレイ２における演算あ理
とＡＮＤアレイｌにおける次の演算処理とを同時にさせ
ることにより、時間的損失の発生をも防止したものであ
る。すなわち、第３図に示すタイミングチャートに示す
ように、時刻Ｉにおいて入力レジスタ３からＡＮＤアレ
イ１に入力信号が入力され、ｌ−１１間に、ＡＮＤアレ
イｌの演算が実行され１時刻ＩＩにおいてＡＮＤアレイ
１の信号がフリップフロップ回路等５に入力されてここ
で記憶され、時刻ｔｌＩにおいてＡＮＤアレイに次の信
号が入力されるとともにフリップフロップ回路等５に記
憶されていた信号はＯＲアレイ２に入力され、ＩＩＩ−
ＩＶ間にＡＮＤアレイｌの演算とＯＲアレイ２の演算と
が同時に実行され、時刻ＩＶにおいてＡＮＤアレイｌの
次の出力信号をフリップフロップ回路５に入力し、時刻
■において、出力信号を出力レジスタ４から出力し、同
時に、入力レジスタ３からＡＮＤアレイｌに入力し、フ
リップフロップ回路５等から信号をＯＲアレイ２に入力
することになり、時間的損失は全く発生しない。
における演算とを完全に分離して特にＡＮＤアレイｌに
おける演算速度が遅いことによって起因する誤動作の発
生を防止するとともに、ＯＲアレイ２における演算あ理
とＡＮＤアレイｌにおける次の演算処理とを同時にさせ
ることにより、時間的損失の発生をも防止したものであ
る。すなわち、第３図に示すタイミングチャートに示す
ように、時刻Ｉにおいて入力レジスタ３からＡＮＤアレ
イ１に入力信号が入力され、ｌ−１１間に、ＡＮＤアレ
イｌの演算が実行され１時刻ＩＩにおいてＡＮＤアレイ
１の信号がフリップフロップ回路等５に入力されてここ
で記憶され、時刻ｔｌＩにおいてＡＮＤアレイに次の信
号が入力されるとともにフリップフロップ回路等５に記
憶されていた信号はＯＲアレイ２に入力され、ＩＩＩ−
ＩＶ間にＡＮＤアレイｌの演算とＯＲアレイ２の演算と
が同時に実行され、時刻ＩＶにおいてＡＮＤアレイｌの
次の出力信号をフリップフロップ回路５に入力し、時刻
■において、出力信号を出力レジスタ４から出力し、同
時に、入力レジスタ３からＡＮＤアレイｌに入力し、フ
リップフロップ回路５等から信号をＯＲアレイ２に入力
することになり、時間的損失は全く発生しない。
（６）発明の実施例
以下図面を参照しつつ、本発明の実施例に係るプログラ
マブルロジックアレイについて更に説明する。
マブルロジックアレイについて更に説明する。
第４図参照
図は、本発明の要旨に係る信号記憶手段５の１ユニツト
を示す。本例においては、一種のフリップフロップ回路
であり、１個のトランスミッションスイッチング素子５
１と２個のインバータ５２と５３とをもって構成しうる
。このフリップフロップ回路は反転クロック信号ＣＫが
Ｈ論理になるタイミング（上記タイミングチャートの時
刻ＩＩ）において信号を取り込み、次のクロック信号Ｇ
ＫがＨ論理になるタイミング（上記タイミングチャート
の時刻ＩＩＩ ）で信号を出力し、この状態はクロック
信号ＣＫがＨ論理になるタイミング（上記タイミングチ
ャートの時刻Ｖ）まで保持される。
を示す。本例においては、一種のフリップフロップ回路
であり、１個のトランスミッションスイッチング素子５
１と２個のインバータ５２と５３とをもって構成しうる
。このフリップフロップ回路は反転クロック信号ＣＫが
Ｈ論理になるタイミング（上記タイミングチャートの時
刻ＩＩ）において信号を取り込み、次のクロック信号Ｇ
ＫがＨ論理になるタイミング（上記タイミングチャート
の時刻ＩＩＩ ）で信号を出力し、この状態はクロック
信号ＣＫがＨ論理になるタイミング（上記タイミングチ
ャートの時刻Ｖ）まで保持される。
第５図参照
図は、上記の信号記憶手段５がＡＮＤアレイｌとＯＲア
レイ２との間に挿入されている本発明の要旨に係るプロ
グラマブルロジックアレイを示す。
レイ２との間に挿入されている本発明の要旨に係るプロ
グラマブルロジックアレイを示す。
クロック信号ＣＫがＨ論理のタイミング（上記タイミン
グチャートの時刻Ｉ）で入力レジスタ３から最初の信号
がＡＮＤアレイｌに入力され演算が実行される。クロッ
ク信号ＣＫがＬ論理になるタイミング（上記タイミング
チャートの時刻ＩＩ）で最初の信号はフリップフロップ
回路５に取り込まれ記憶される。次のクロック信号ＣＫ
がＨ論理になるタイミング（上記タイミングチャートの
時刻ＩＩＩ ）で最初の信号はＯＲアレイ２に入力され
ここで演算されるとともに第２の信号はＡＮＤアレイｌ
に入力されてここで演算されて出方レジスタ４に出力さ
れる。 次のクロック信号ＣＫのＬ論理になるタイミン
グ（上記タイミングチャートの時刻ＩＶ）で第２の信号
がＡＮＤアレイ１からフリップフロップ回路５に記憶さ
れる。次のクロック信号ＣＫのＨ論理（上記のタイミン
グチャートの時刻■Ｖ）で最初の信号は出力レジスタ４
から出力されるとともに第２の信号はフリップフロップ
回路５からＯＲアレイ２に入力されて演算が実行される
。
グチャートの時刻Ｉ）で入力レジスタ３から最初の信号
がＡＮＤアレイｌに入力され演算が実行される。クロッ
ク信号ＣＫがＬ論理になるタイミング（上記タイミング
チャートの時刻ＩＩ）で最初の信号はフリップフロップ
回路５に取り込まれ記憶される。次のクロック信号ＣＫ
がＨ論理になるタイミング（上記タイミングチャートの
時刻ＩＩＩ ）で最初の信号はＯＲアレイ２に入力され
ここで演算されるとともに第２の信号はＡＮＤアレイｌ
に入力されてここで演算されて出方レジスタ４に出力さ
れる。 次のクロック信号ＣＫのＬ論理になるタイミン
グ（上記タイミングチャートの時刻ＩＶ）で第２の信号
がＡＮＤアレイ１からフリップフロップ回路５に記憶さ
れる。次のクロック信号ＣＫのＨ論理（上記のタイミン
グチャートの時刻■Ｖ）で最初の信号は出力レジスタ４
から出力されるとともに第２の信号はフリップフロップ
回路５からＯＲアレイ２に入力されて演算が実行される
。
以上説明せるとおり、二つの信号が同一の２クロック時
間で入力側から出方側に伝達されることになり、その間
にフリップフロップ回路５で遮断されるので、特にＡＮ
Ｄアレイｌにおける遅延速度による不利益は完全に解消
される。また、同時に、２クロック時間に連続する二つ
の信号が処理されることになるから時間的損失は全く発
生しない。
間で入力側から出方側に伝達されることになり、その間
にフリップフロップ回路５で遮断されるので、特にＡＮ
Ｄアレイｌにおける遅延速度による不利益は完全に解消
される。また、同時に、２クロック時間に連続する二つ
の信号が処理されることになるから時間的損失は全く発
生しない。
上記のプログラマブルロジックアレイは半導体装置の通
常の製造方法をもって容易に製造しうるので、製造工程
の記載は省略する。
常の製造方法をもって容易に製造しうるので、製造工程
の記載は省略する。
（７）発明の詳細
な説明せるとおり、本発明によれば演算容量が大きく不
可避的に寄生容量が大きい場合でも、誤動作の発生をと
もなうことなく速い演算速度を有するプログラマブルロ
ジックアレイを提供することができる。
可避的に寄生容量が大きい場合でも、誤動作の発生をと
もなうことなく速い演算速度を有するプログラマブルロ
ジックアレイを提供することができる。
第１図は従来技術におけるプログラマブルロジックアレ
イの一例を示すブロック図であり、第２図は第１図に示
す従来技術におけるプログラマブルロジックアレイの一
例が使用される場合のブロック図である。第３図は本発
明の詳細な説明するタイミングチャートである。第４図
は本発明の要旨に係る信号記憶手段の一例を示す結線図
であり、第５図は本発明の一実施例に係るプログラマブ
ルロジックアレイの一例のブロック図である。 １−−− ＡＮＤ７１／イ、 １ｌ−−−Ｘ線、 １２
−・・Ｘ線、 １３・・・Ｙ線、 １４・争・負荷抵抗
、１５・・・スイッチング素子、２φ・・ＯＲアレイ、
２１・―−Ｘ線、 ２３・争・Ｙ線。 ２４・命・負荷抵抗、２５・・・スイッチング素子、３
・・・入力レジスタ、 ３１・・・並列入力信号線、４
・・・出力レジスタ、 ４１・・・並列出力信号線、
Ｉ 、Ｉｌ、ＩＩＩ 、ＩＶ、 Ｖ −−−タイミング
時刻、 ５・拳・信号記憶手段（フリップフロップ回路
）、 ５１Φ・φトランスミ・ンションスイッチ素子、
５２．５３−−−４ンバー−１７５− Ｌ Ｊ
イの一例を示すブロック図であり、第２図は第１図に示
す従来技術におけるプログラマブルロジックアレイの一
例が使用される場合のブロック図である。第３図は本発
明の詳細な説明するタイミングチャートである。第４図
は本発明の要旨に係る信号記憶手段の一例を示す結線図
であり、第５図は本発明の一実施例に係るプログラマブ
ルロジックアレイの一例のブロック図である。 １−−− ＡＮＤ７１／イ、 １ｌ−−−Ｘ線、 １２
−・・Ｘ線、 １３・・・Ｙ線、 １４・争・負荷抵抗
、１５・・・スイッチング素子、２φ・・ＯＲアレイ、
２１・―−Ｘ線、 ２３・争・Ｙ線。 ２４・命・負荷抵抗、２５・・・スイッチング素子、３
・・・入力レジスタ、 ３１・・・並列入力信号線、４
・・・出力レジスタ、 ４１・・・並列出力信号線、
Ｉ 、Ｉｌ、ＩＩＩ 、ＩＶ、 Ｖ −−−タイミング
時刻、 ５・拳・信号記憶手段（フリップフロップ回路
）、 ５１Φ・φトランスミ・ンションスイッチ素子、
５２．５３−−−４ンバー−１７５− Ｌ Ｊ
Claims (1)
- 第１のクロック信号にもとづいて信号を入力されて演算
を実行するＡＮＤアレイと、該アンドアレイの出力信号
を入力されて演算を実行するＯＲアレイと、他のクロッ
ク信号にもとづいてＯＲアレイの出力信号を出力するプ
ログラマブルロジ、ンクアレイにおいて、前記ＡＮＤア
レイの出力信号線のそれぞれに接続され、第２のクロッ
ク信号にもとづいて前記ＡＮＤアレイの出力信号のそれ
ぞれを読み込み、前記ＡＮＤアレイに次の信号を入力す
る第３のクロック信号にもとづいて、該信号のそれぞれ
を前記ＯＲアレイのそれぞれ対応する臥力信号線に出力
する信号記憶手段を有することを特徴とするプログラマ
ブルロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128804A JPS6020635A (ja) | 1983-07-15 | 1983-07-15 | プログラマブルロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128804A JPS6020635A (ja) | 1983-07-15 | 1983-07-15 | プログラマブルロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020635A true JPS6020635A (ja) | 1985-02-01 |
Family
ID=14993832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128804A Pending JPS6020635A (ja) | 1983-07-15 | 1983-07-15 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02171025A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | 半導体集積回路 |
-
1983
- 1983-07-15 JP JP58128804A patent/JPS6020635A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02171025A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | 半導体集積回路 |
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