JPS6020778B2 - 複合計算機装置 - Google Patents
複合計算機装置Info
- Publication number
- JPS6020778B2 JPS6020778B2 JP52148781A JP14878177A JPS6020778B2 JP S6020778 B2 JPS6020778 B2 JP S6020778B2 JP 52148781 A JP52148781 A JP 52148781A JP 14878177 A JP14878177 A JP 14878177A JP S6020778 B2 JPS6020778 B2 JP S6020778B2
- Authority
- JP
- Japan
- Prior art keywords
- computer
- system bus
- computers
- bus
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明は複数の計算機から成る複合計算機に係わり、特
に各計算機間を多重化されているシステムバスで結合し
た複合計算機装置に関する。
に各計算機間を多重化されているシステムバスで結合し
た複合計算機装置に関する。
近年マイクロコンピュータの出現により、複数の計算機
を有機的に結合することにより、機能分散化を計った複
合計算機装置が採用されてきている。複合計算機装置は
各計算機間の機能を分散させると共に、動作的にも出来
るだけ独立性をもたせ、要求される機能に合わせ、各専
用機能化された計算機をビルディングブロック式に組合
せてシステム全体を構成するようにしたものである。こ
の複合計算機システムによれば柔軟性のあるシステムを
実現出来、又、局部的な故障に対しては該当する機能だ
けを除外することによりシステム全体を停止させずにす
むのでシステム信頼度を向上させることができる。更に
この特徴を生かして機能に要求される信頼度に応じて、
必要な機能は二重化することにより経済的に信頼度確保
が出来る。
を有機的に結合することにより、機能分散化を計った複
合計算機装置が採用されてきている。複合計算機装置は
各計算機間の機能を分散させると共に、動作的にも出来
るだけ独立性をもたせ、要求される機能に合わせ、各専
用機能化された計算機をビルディングブロック式に組合
せてシステム全体を構成するようにしたものである。こ
の複合計算機システムによれば柔軟性のあるシステムを
実現出来、又、局部的な故障に対しては該当する機能だ
けを除外することによりシステム全体を停止させずにす
むのでシステム信頼度を向上させることができる。更に
この特徴を生かして機能に要求される信頼度に応じて、
必要な機能は二重化することにより経済的に信頼度確保
が出来る。
第１図は従来用いられている複合計算機装置の一例を示
す。計算機ＩＡ，ＩＢは二重化されたもので、それに応
じてシステムバス５Ａ，５８、システムバスィンタフェ
ース４Ａ，４Ｂも二重化され、計算機ＩＡ、システムバ
ス５Ａ、システムバスインタフェース４ＡでＡ系計算機
システムを、又計算機ＩＢ、システムバス５８、システ
ムバスインタフエース４ＢでＢ系計算機システムを構成
している。
す。計算機ＩＡ，ＩＢは二重化されたもので、それに応
じてシステムバス５Ａ，５８、システムバスィンタフェ
ース４Ａ，４Ｂも二重化され、計算機ＩＡ、システムバ
ス５Ａ、システムバスインタフェース４ＡでＡ系計算機
システムを、又計算機ＩＢ、システムバス５８、システ
ムバスインタフエース４ＢでＢ系計算機システムを構成
している。
一方２，３は二重化されていない計算機である。二重化
された計算機システムはシステムバスインタフエース４
Ａ，４Ｂ間でインタロツクがとられており、いずれか一
方が動作している。即ち、Ａ系の計算機ＩＡを常用モー
ド、Ｂ系の計算機ＩＢを待機モードとすると、Ａ系の計
算機ＩＡが正常な場合は、計算機ＩＡ側を二重化されて
いない他計算機２，３と鯖合すべくＡ系のシステムバス
インタフェース４Ａのみが能動となり、Ｂ系のシステム
バスィンタフェース４Ｂは動作が阻止される。Ａ系、Ｂ
系のシステムバスインタフェース４Ａ，４Ｂは、第２図
に示すように双方向バスドラィバー４１と、送信制御回
路４２、受信制御回路４３から成り、各々システムバス
５Ａ，５Ｂを構成するシステムデータバス５１、システ
ムバス制御線５２に接続され、システムバスを介して各
計算機間でのデータの転送を可能にしている。計算機Ｉ
Ａが自己診断機能により、異常を検出するとシステムバ
スィンタフェース４Ａの送信制御回路４２に待機モード
要求信号を出力し、常用モードから待機モードに切換え
る。待機モードになるとＡ系システムバス制御線５２の
待機モード信号により、Ａ系の全てのシステムバスイン
タフェース４Ａの受信制御４３、送信制御回路４２にブ
ロックがかかり、双方向バスドラィバ４１は非導通とな
る。即ちＡ系計算機システムは非能動となる。一方Ｂ系
のシステムバスィンタフェース４８の送信制御回路４２
は、Ａ系システムバスインタフェース４Ａの送信制御回
路４２が待機モードになるとィンタロックがとげて計算
機ＩＢから待機モード要求信号が来ていないと、待機モ
ードから常用モ−ド‘こ切換る。これにより、Ｂ系シス
テムバス制御線５２の待機モード信号がなくなりＢ系の
全てのシステムバスインタフェ−ス４Ｂが能動となる。
この結果システムバス５Ｂが能動となり計算機ＩＢ，２
，３が結合される。
された計算機システムはシステムバスインタフエース４
Ａ，４Ｂ間でインタロツクがとられており、いずれか一
方が動作している。即ち、Ａ系の計算機ＩＡを常用モー
ド、Ｂ系の計算機ＩＢを待機モードとすると、Ａ系の計
算機ＩＡが正常な場合は、計算機ＩＡ側を二重化されて
いない他計算機２，３と鯖合すべくＡ系のシステムバス
インタフェース４Ａのみが能動となり、Ｂ系のシステム
バスィンタフェース４Ｂは動作が阻止される。Ａ系、Ｂ
系のシステムバスインタフェース４Ａ，４Ｂは、第２図
に示すように双方向バスドラィバー４１と、送信制御回
路４２、受信制御回路４３から成り、各々システムバス
５Ａ，５Ｂを構成するシステムデータバス５１、システ
ムバス制御線５２に接続され、システムバスを介して各
計算機間でのデータの転送を可能にしている。計算機Ｉ
Ａが自己診断機能により、異常を検出するとシステムバ
スィンタフェース４Ａの送信制御回路４２に待機モード
要求信号を出力し、常用モードから待機モードに切換え
る。待機モードになるとＡ系システムバス制御線５２の
待機モード信号により、Ａ系の全てのシステムバスイン
タフェース４Ａの受信制御４３、送信制御回路４２にブ
ロックがかかり、双方向バスドラィバ４１は非導通とな
る。即ちＡ系計算機システムは非能動となる。一方Ｂ系
のシステムバスィンタフェース４８の送信制御回路４２
は、Ａ系システムバスインタフェース４Ａの送信制御回
路４２が待機モードになるとィンタロックがとげて計算
機ＩＢから待機モード要求信号が来ていないと、待機モ
ードから常用モ−ド‘こ切換る。これにより、Ｂ系シス
テムバス制御線５２の待機モード信号がなくなりＢ系の
全てのシステムバスインタフェ−ス４Ｂが能動となる。
この結果システムバス５Ｂが能動となり計算機ＩＢ，２
，３が結合される。
この方式の場合、二重化された計算機ＩＡ，ＩＢはいづ
れか一方しか事実上の動作をしていないので、計算機２
，３に結合させる計算機をＩＡからＩＢ又は‘ＢからＩ
Ａに切換える時制御上の乱れが生ずる。即ち、ＩＡから
ＩＢに切換える場合は計算機ＩＢは、その時点の入力、
計算機２，３の情報だけで制御を開始するので計算機Ｉ
Ａに貯えられていたその時点迄の制御内容と異る恐れが
ある為である。本発明はこの現状に鑑み為されたもので
、待機３中の計算機にも使用中の計算機と同一の入力を
与え待機中の計算機も同一の動作をさせておくことによ
り、常用機から待機機、待機機から常用機へ使用機を切
換えても制御に乱えを生じないようにした複合計算機装
置を得ることを目的とするもの３である。
れか一方しか事実上の動作をしていないので、計算機２
，３に結合させる計算機をＩＡからＩＢ又は‘ＢからＩ
Ａに切換える時制御上の乱れが生ずる。即ち、ＩＡから
ＩＢに切換える場合は計算機ＩＢは、その時点の入力、
計算機２，３の情報だけで制御を開始するので計算機Ｉ
Ａに貯えられていたその時点迄の制御内容と異る恐れが
ある為である。本発明はこの現状に鑑み為されたもので
、待機３中の計算機にも使用中の計算機と同一の入力を
与え待機中の計算機も同一の動作をさせておくことによ
り、常用機から待機機、待機機から常用機へ使用機を切
換えても制御に乱えを生じないようにした複合計算機装
置を得ることを目的とするもの３である。
以下に本発明の−実施例を第３図、第４図に示すブロッ
ク図を用いて詳細に説明する。
ク図を用いて詳細に説明する。
第３図に於て、計算機ＩＡ，ＩＢ，２，３、システムバ
スインターフエース４Ａ，４８、システム／ゞス５４Ａ
，５Ｂは第１図と同一であるので重複する脱明は省略す
る。二重化されていない計算機２および３とＡ系、Ｂ系
各システムバス５Ａおよび５８はそれぞれシステムバス
送信インタフェース８Ａ，８Ｂと、システムバス送信イ
ンタフェース９Ａ，９Ｂで接続されている。次に計算機
ＩＡを常用機、ＩＢを待機機とした場合の計算機間のデ
−夕の転送について説明する。計算機ＩＡから計算機２
又は３、あるいは計算機２および３の両方へデータを転
送する場合はＡ系のシステムバスィンタフヱース４Ａ、
システムバス５Ａおよびこのシステムバス５Ａに接続さ
れているシステムバス受信インタフェース９Ａが能動と
なる。一方計算機２（又は３）から、計算機ＩＡへデー
タを転送する場合は、計算機２（又は３）にそれぞれ接
続されているＡ系、Ｂ系双方のシステムバス送信インタ
フェース８Ａおよび８８、システムバスインタフェース
４Ａおよび４Ｂをそれぞれ能動とし、計算機２（又は３
）からＡ系の計算機ＩＡへのデータ転送のみならず計算
機２（又は３）からＢ系の計算機ＩＢへのデータ転送を
も可能としている。
スインターフエース４Ａ，４８、システム／ゞス５４Ａ
，５Ｂは第１図と同一であるので重複する脱明は省略す
る。二重化されていない計算機２および３とＡ系、Ｂ系
各システムバス５Ａおよび５８はそれぞれシステムバス
送信インタフェース８Ａ，８Ｂと、システムバス送信イ
ンタフェース９Ａ，９Ｂで接続されている。次に計算機
ＩＡを常用機、ＩＢを待機機とした場合の計算機間のデ
−夕の転送について説明する。計算機ＩＡから計算機２
又は３、あるいは計算機２および３の両方へデータを転
送する場合はＡ系のシステムバスィンタフヱース４Ａ、
システムバス５Ａおよびこのシステムバス５Ａに接続さ
れているシステムバス受信インタフェース９Ａが能動と
なる。一方計算機２（又は３）から、計算機ＩＡへデー
タを転送する場合は、計算機２（又は３）にそれぞれ接
続されているＡ系、Ｂ系双方のシステムバス送信インタ
フェース８Ａおよび８８、システムバスインタフェース
４Ａおよび４Ｂをそれぞれ能動とし、計算機２（又は３
）からＡ系の計算機ＩＡへのデータ転送のみならず計算
機２（又は３）からＢ系の計算機ＩＢへのデータ転送を
も可能としている。
ところで待機中の計算機が使用中の計算機の動作に影響
与えない為に二重化された計算機間は共通回路を持たな
いようにしているので、二重化された計算機ＩＡ，ＩＢ
の動作タイミングが必ずしも一致しない。
与えない為に二重化された計算機間は共通回路を持たな
いようにしているので、二重化された計算機ＩＡ，ＩＢ
の動作タイミングが必ずしも一致しない。
このことは二重化された計算機システムに二重化されて
いない計算機２（又は３）からデータを転送する場合は
、データ送信制御に二重化された計算機システムの動作
タイミングのずれを吸収する必要があることを意味する
。本発明ではこの機能をシステムバス送信インタフェー
ス８Ａ，８Ｂにもたせている。次にシステムバス送信イ
ンタフェースの構成と動作を説明する。システムバス送
信インタフェース８Ａおよび８Ｂは第４図に示すように
、バスドラィバー８１、送信制御回路４２、バッファ回
路８２から成り、前記バスドライバー８１，９１はそれ
ぞれシステムデータバス５１、システムバス制御線５２
に線続されている。バッファ回路８２は計算機２（又は
３）からデータを送信する場合にシステムバス５Ａおよ
び５Ｂを独立に制御することを可能にする為のデータバ
ッファの役割を果し、システムバス５Ａと５Ｂとの間の
動作タイミングのずれ時間によって決まる記憶容量を有
するデータバッファレジス夕又はファーストインフアー
ストアウト〆′モリが用いられる。ここにフア−ストイ
ンフア−ストアウトメモリとは、書込データ、読出デー
タが別の端子に導かれ、書き込み動作、議出しデータが
独立に制御されるメモリで、記憶内容は書込まれた順序
で謙出される動作特性を持っている。システムバス受信
インタフェース９Ａ，９８は第４図に示すようにバスド
ラィバー９１、受信制御回路４３から成っており、従来
の受信制御と同様に、システムデータバス５１にデータ
が出されているタイミングでバスドラィバー９１を導通
させて計算機とシステムデータバス５１を接続する動作
を行う。以上説明したように、本発明は二重化されてい
ない計算機の送信用インタフェース部の送信制御が独立
に行えるように、データバッファ部を各送信インタフェ
ース部に持つことにより二重化されたシステムバスを共
に能動とさせるように構成したので二重化された計算機
に同一入力情報を与えることを可能としている。
いない計算機２（又は３）からデータを転送する場合は
、データ送信制御に二重化された計算機システムの動作
タイミングのずれを吸収する必要があることを意味する
。本発明ではこの機能をシステムバス送信インタフェー
ス８Ａ，８Ｂにもたせている。次にシステムバス送信イ
ンタフェースの構成と動作を説明する。システムバス送
信インタフェース８Ａおよび８Ｂは第４図に示すように
、バスドラィバー８１、送信制御回路４２、バッファ回
路８２から成り、前記バスドライバー８１，９１はそれ
ぞれシステムデータバス５１、システムバス制御線５２
に線続されている。バッファ回路８２は計算機２（又は
３）からデータを送信する場合にシステムバス５Ａおよ
び５Ｂを独立に制御することを可能にする為のデータバ
ッファの役割を果し、システムバス５Ａと５Ｂとの間の
動作タイミングのずれ時間によって決まる記憶容量を有
するデータバッファレジス夕又はファーストインフアー
ストアウト〆′モリが用いられる。ここにフア−ストイ
ンフア−ストアウトメモリとは、書込データ、読出デー
タが別の端子に導かれ、書き込み動作、議出しデータが
独立に制御されるメモリで、記憶内容は書込まれた順序
で謙出される動作特性を持っている。システムバス受信
インタフェース９Ａ，９８は第４図に示すようにバスド
ラィバー９１、受信制御回路４３から成っており、従来
の受信制御と同様に、システムデータバス５１にデータ
が出されているタイミングでバスドラィバー９１を導通
させて計算機とシステムデータバス５１を接続する動作
を行う。以上説明したように、本発明は二重化されてい
ない計算機の送信用インタフェース部の送信制御が独立
に行えるように、データバッファ部を各送信インタフェ
ース部に持つことにより二重化されたシステムバスを共
に能動とさせるように構成したので二重化された計算機
に同一入力情報を与えることを可能としている。
このようにシステムバスを共に能動とすることにより二
重化された計算機が同一入力情報に基いて動作するとに
なり、常用機、待機機のいづれの出力を用いても制御が
可能となる為、使用機を常用緩から待機機、待機機から
常用機に切換える場合は特別な処理は不要で制御上の乱
れも生じない。しかも二重化された計算機、システムバ
スは共に、ハードウェア的にも動作的にも独立した二重
化となっているので、一方の計算機又はシステムバスの
異常があっても他方へ支障を生じないことは言う迄もな
い。更に、二重化された計算機が同一の入力情報で動作
するので、通常の制御状態が安定している場合は、両計
算機とも同一の動作状態となるのでいづれか一方に異状
を生じた場合は両方の動作を比較することにより異常内
容、異常原因の究明が容易となる。
重化された計算機が同一入力情報に基いて動作するとに
なり、常用機、待機機のいづれの出力を用いても制御が
可能となる為、使用機を常用緩から待機機、待機機から
常用機に切換える場合は特別な処理は不要で制御上の乱
れも生じない。しかも二重化された計算機、システムバ
スは共に、ハードウェア的にも動作的にも独立した二重
化となっているので、一方の計算機又はシステムバスの
異常があっても他方へ支障を生じないことは言う迄もな
い。更に、二重化された計算機が同一の入力情報で動作
するので、通常の制御状態が安定している場合は、両計
算機とも同一の動作状態となるのでいづれか一方に異状
を生じた場合は両方の動作を比較することにより異常内
容、異常原因の究明が容易となる。
又、システムバスが共に能動であるので、二重化されて
いない計算機によってシステムバスの動作をモニタする
ことが出釆るので二重化された計算機のいづれか一方の
異常と、各システムバスィンタフェース部の異常を容易
に検出することが可能となり信頼性の高い複合計算機装
鷹となる。以上は二重化された計算機、システムバスを
含む場合で説明したが、本発明は二重化に限定されるこ
となく、三重化以上の多重化された計算機、システムバ
スを含む場合にも効果を発揮することは言う迄もない。
いない計算機によってシステムバスの動作をモニタする
ことが出釆るので二重化された計算機のいづれか一方の
異常と、各システムバスィンタフェース部の異常を容易
に検出することが可能となり信頼性の高い複合計算機装
鷹となる。以上は二重化された計算機、システムバスを
含む場合で説明したが、本発明は二重化に限定されるこ
となく、三重化以上の多重化された計算機、システムバ
スを含む場合にも効果を発揮することは言う迄もない。
第１図、第２図は従来の複合計算機装置の例を示すブロ
ック図、第３図、第４図は本発明の複合計算機装置の例
を示すブロック図である。 ＩＡ，ＩＢ・・・・・・二重化されている計算機、２，
３・・・・・・二重化されていない計算機、４Ａ，４８
・・・…システムバスインタフエース、５Ａ，５Ｂ””
”システムバス、８Ａ，８Ｂ・・・・・・システムバス
送信インタフエース、９Ａ，９８……システムバス８又
信インタフェース、４１・・・…双方向バスドラィバー
、４２・・・・・・送信制御回路、４３・・・…受信制
御回路、５１……システムデータバス、５２……システ
ムバス制御線、８１，９１……バスドラィバー、８２・
・・・・・バッファ回略。 第１図 第２図 第３図 第４図
ック図、第３図、第４図は本発明の複合計算機装置の例
を示すブロック図である。 ＩＡ，ＩＢ・・・・・・二重化されている計算機、２，
３・・・・・・二重化されていない計算機、４Ａ，４８
・・・…システムバスインタフエース、５Ａ，５Ｂ””
”システムバス、８Ａ，８Ｂ・・・・・・システムバス
送信インタフエース、９Ａ，９８……システムバス８又
信インタフェース、４１・・・…双方向バスドラィバー
、４２・・・・・・送信制御回路、４３・・・…受信制
御回路、５１……システムデータバス、５２……システ
ムバス制御線、８１，９１……バスドラィバー、８２・
・・・・・バッファ回略。 第１図 第２図 第３図 第４図
Claims (1)
- １ 計算機を双方向性インターフエースを介してシステ
ムバスに結合してなる計算機システムを複数系設けて多
重化し、上記各系のシステムバスそれぞれに対して多重
化されていない計算機をシステムバス送信インターフエ
ースおよびシステムバス受信インターフエースを介して
結合し、てなる複合計算機装置において、 前記システ
ムバス送信インターフエースは、多重化されていない計
算機が前記システムバスにデータを送信するとき、その
データを一時貯えて各系のシステムバスの動作タイミン
グのずれを緩衝するバツフア回路を設けたことを特徴と
する複合計算機装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52148781A JPS6020778B2 (ja) | 1977-12-13 | 1977-12-13 | 複合計算機装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52148781A JPS6020778B2 (ja) | 1977-12-13 | 1977-12-13 | 複合計算機装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5481740A JPS5481740A (en) | 1979-06-29 |
| JPS6020778B2 true JPS6020778B2 (ja) | 1985-05-23 |
Family
ID=15460522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52148781A Expired JPS6020778B2 (ja) | 1977-12-13 | 1977-12-13 | 複合計算機装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020778B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4607365A (en) * | 1983-11-14 | 1986-08-19 | Tandem Computers Incorporated | Fault-tolerant communications controller system |
-
1977
- 1977-12-13 JP JP52148781A patent/JPS6020778B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5481740A (en) | 1979-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1076853B1 (en) | Controlling a bus with multiple system hosts | |
| JP4462697B2 (ja) | 記憶制御装置 | |
| US4631661A (en) | Fail-safe data processing system | |
| JPH06175868A (ja) | 二重化計算機故障監視方法 | |
| JP4731364B2 (ja) | 多重化制御システム及びその多重化方法 | |
| JPH02228740A (ja) | 二重系処理システム | |
| JPS6350740B2 (ja) | ||
| KR100228306B1 (ko) | 핫-스탠바이 이중화 장치 및 그의 구현 방법 | |
| JPH0697989A (ja) | 二重系処理装置のプロセス系用回線への切替方法及び装置 | |
| JPS628832B2 (ja) | ||
| JPH02231603A (ja) | ２重化切換方式 | |
| KR100202398B1 (ko) | 이중화구조를 갖는 종합정보통신망 디바이스 제어계 | |
| JPH04101255A (ja) | バスバックアップ機構 | |
| KR19980055995A (ko) | 프로세서간 통신 데이터의 손실을 방지할 수 있는 이중화구조를 갖는 통신시스템 | |
| JPS6252907B2 (ja) | ||
| JPS6212539B2 (ja) | ||
| JPS58203561A (ja) | 外部記憶制御装置 | |
| JPH056345A (ja) | 系制御システム | |
| JPH0380303A (ja) | 二重化装置 | |
| JPH04137144A (ja) | データ処理装置 | |
| JPH04205102A (ja) | 二重化システム | |
| JPS5998235A (ja) | 入出力制御装置 | |
| JPS5923677B2 (ja) | 交換処理装置の二重化方式 | |
| JPS5816365A (ja) | 複合計算機装置 | |
| JPH08137709A (ja) | 情報処理システム |