JPS6350740B2 - - Google Patents
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- JPS6350740B2 JPS6350740B2 JP58030788A JP3078883A JPS6350740B2 JP S6350740 B2 JPS6350740 B2 JP S6350740B2 JP 58030788 A JP58030788 A JP 58030788A JP 3078883 A JP3078883 A JP 3078883A JP S6350740 B2 JPS6350740 B2 JP S6350740B2
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- Japan
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- bus
- control
- controller
- memory
- parallel
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明はマイクロプロセツサの如きプロセツ
サを内蔵した制御装置（コントローラ）が接続さ
れる共通バスを二重化して、その信頼性の向上を
図るようにした二重化システムに関する。
サを内蔵した制御装置（コントローラ）が接続さ
れる共通バスを二重化して、その信頼性の向上を
図るようにした二重化システムに関する。
一般に、プログラムを内蔵した制御装置は、そ
の処理方法をプログラムによつて変更することが
できる、すなわち制御装置の機能や性能をハード
ウエアを変更することなく開発、改良できる利点
を有しているため、機能が簡単な装置から比較的
複雑で重要な機能を司る装置に至るまで広く採用
されている。しかし、このような場合に、プロセ
ツサなどの中央処理装置部分で故障が発生する
と、システム全体の機能が失われることから、か
かる主要な制御装置には保護装置を設ける等のし
かるべき保護対策が講じられていることが望まし
い。
の処理方法をプログラムによつて変更することが
できる、すなわち制御装置の機能や性能をハード
ウエアを変更することなく開発、改良できる利点
を有しているため、機能が簡単な装置から比較的
複雑で重要な機能を司る装置に至るまで広く採用
されている。しかし、このような場合に、プロセ
ツサなどの中央処理装置部分で故障が発生する
と、システム全体の機能が失われることから、か
かる主要な制御装置には保護装置を設ける等のし
かるべき保護対策が講じられていることが望まし
い。
第１図はコントロールシステムの基本構成を示
すブロツク図、第２図はバツクアツプ装置を備え
たコントロールシステムを示すブロツク図、第３
図は主要部分を二重化したシステムを示すブロツ
ク図である。
すブロツク図、第２図はバツクアツプ装置を備え
たコントロールシステムを示すブロツク図、第３
図は主要部分を二重化したシステムを示すブロツ
ク図である。
すなわち、一般的に良く知られているコントロ
ールシステムは、第１図に示されるようにプロセ
ツサ１、メモリ２、システムバス３およびＩ／Ｏ
コントローラ４（４1〜４o）等から構成される。
このようなシステムにおける上記の如きハードウ
エア障害に対する保護対策として次の如き方法が
考えられる。その１つは、第２図に示すように、
バツクアツプ装置１５1………１５oを設ける方法
である。この場合、バツクアツプ装置１５1……
…１５oには、少なくともプロセスの状態を監視
し、必要に応じて手動または自動でプロセスを完
全かつ適切な状態に変えられるような操作量の変
更機能を有している。なお、１１，１２，１３お
よび１４（１４1〜１４o）は第１図と同様のプロ
セツサ、メモリ、システムバスおよびＩ／Ｏコン
トローラである。このようなバツクアツプ装置１
５1〜１５oを設けることにより、装置１１〜１４
のいずれかに障害が発生して装置の機能が失われ
た場合でも、必要最底限の制御機能を保障するこ
とができる。
ールシステムは、第１図に示されるようにプロセ
ツサ１、メモリ２、システムバス３およびＩ／Ｏ
コントローラ４（４1〜４o）等から構成される。
このようなシステムにおける上記の如きハードウ
エア障害に対する保護対策として次の如き方法が
考えられる。その１つは、第２図に示すように、
バツクアツプ装置１５1………１５oを設ける方法
である。この場合、バツクアツプ装置１５1……
…１５oには、少なくともプロセスの状態を監視
し、必要に応じて手動または自動でプロセスを完
全かつ適切な状態に変えられるような操作量の変
更機能を有している。なお、１１，１２，１３お
よび１４（１４1〜１４o）は第１図と同様のプロ
セツサ、メモリ、システムバスおよびＩ／Ｏコン
トローラである。このようなバツクアツプ装置１
５1〜１５oを設けることにより、装置１１〜１４
のいずれかに障害が発生して装置の機能が失われ
た場合でも、必要最底限の制御機能を保障するこ
とができる。
これに対して、第３図の如くする方法もある。
同図において、２１Ｍ，２１Ｓはプロセツサ、２
２Ｍ，２２Ｓはメモリ、２３はシステムバス、２
４（２４1〜２４o）はＩ／Ｏコントローラ、２５
はバス切換器である。すなわち、プロセツサ、メ
モリ等の共通部を２組設けて一方をマスタ２１
Ｍ，２２Ｍ、他方をスレーブ２１Ｓ，２２Ｓと
し、マスタ側が障害等により機能停止したとき
は、バス切換器２５により自動または手動でスレ
ーブ側に切り換えることにより、システム全体の
機能が停止することのないようにしたものであ
る。なお、２４1〜２４oはプロセス機器に対応す
る個別インタフエイス部であり、これらの部分で
万一障害が発生したとしても、その波及する範囲
が一部に限られるので、かかる個別インタフエイ
ス部をもプロセツサ、メモリ等の共通部と同様に
二重化すべきか否かは適用対象に応じて適宜に決
められる。なお、この例においても第２図の如き
バツクアツプ装置をＩ／Ｏコントローラ２４1〜
２４oに対応して設けることができる。
同図において、２１Ｍ，２１Ｓはプロセツサ、２
２Ｍ，２２Ｓはメモリ、２３はシステムバス、２
４（２４1〜２４o）はＩ／Ｏコントローラ、２５
はバス切換器である。すなわち、プロセツサ、メ
モリ等の共通部を２組設けて一方をマスタ２１
Ｍ，２２Ｍ、他方をスレーブ２１Ｓ，２２Ｓと
し、マスタ側が障害等により機能停止したとき
は、バス切換器２５により自動または手動でスレ
ーブ側に切り換えることにより、システム全体の
機能が停止することのないようにしたものであ
る。なお、２４1〜２４oはプロセス機器に対応す
る個別インタフエイス部であり、これらの部分で
万一障害が発生したとしても、その波及する範囲
が一部に限られるので、かかる個別インタフエイ
ス部をもプロセツサ、メモリ等の共通部と同様に
二重化すべきか否かは適用対象に応じて適宜に決
められる。なお、この例においても第２図の如き
バツクアツプ装置をＩ／Ｏコントローラ２４1〜
２４oに対応して設けることができる。
つまり、上記いずれのシステムにおいても、共
通部と個別部とが共通のシステムバスによつて互
いに結合されており、該システムバスを介して情
報の交換が行なわれる。そして、このシステムバ
スは通常はアドレスバス、データバスおよび制御
情報バス等からなり、これら情報を並列的に送、
受信する、いわゆるワードシリアスバスが使用さ
れる。また、このバスに接続される構成要素は、
複数のプリント板に分けて実装されることが多い
が、かかる場合においていずれかのプリント板に
実装された構成要素に障害が発生し、該共通バス
線が“０”または“１”の状態にラツチアツプさ
れると、正常な情報交換が不能になるという欠点
がある。このため、上述の如く各種装置または機
能要素を二重化することが考えられるが、上記シ
ステムバスは多数の信号線から構成されるもので
あるため、プリント板の端子数等による制約、あ
るいは二重化に伴う著しいコストアツプ等の理由
によつて実現が困難であるという欠点がある。
通部と個別部とが共通のシステムバスによつて互
いに結合されており、該システムバスを介して情
報の交換が行なわれる。そして、このシステムバ
スは通常はアドレスバス、データバスおよび制御
情報バス等からなり、これら情報を並列的に送、
受信する、いわゆるワードシリアスバスが使用さ
れる。また、このバスに接続される構成要素は、
複数のプリント板に分けて実装されることが多い
が、かかる場合においていずれかのプリント板に
実装された構成要素に障害が発生し、該共通バス
線が“０”または“１”の状態にラツチアツプさ
れると、正常な情報交換が不能になるという欠点
がある。このため、上述の如く各種装置または機
能要素を二重化することが考えられるが、上記シ
ステムバスは多数の信号線から構成されるもので
あるため、プリント板の端子数等による制約、あ
るいは二重化に伴う著しいコストアツプ等の理由
によつて実現が困難であるという欠点がある。
この発明はかかる事情のもとになされたもの
で、簡単かつ容易にコントロールシステムの二重
化を実現しうる手段を提供することを目的とす
る。
で、簡単かつ容易にコントロールシステムの二重
化を実現しうる手段を提供することを目的とす
る。
プロセツサ、メモリ等の共通制御部と該共通制
御装置によつて制御される入出力装置等の個別部
とがワードシリアスバスを介して並設されてなる
システムに、情報を１ビツトずつ直列に伝送する
ビツトシリアスバスを設け、該バスにそれぞれ所
定のインタフエイス部を介して共通制御部、個別
部を並設するようにした点にある。
御装置によつて制御される入出力装置等の個別部
とがワードシリアスバスを介して並設されてなる
システムに、情報を１ビツトずつ直列に伝送する
ビツトシリアスバスを設け、該バスにそれぞれ所
定のインタフエイス部を介して共通制御部、個別
部を並設するようにした点にある。
以下、この発明の実施例を図面を参照して説明
する。
する。
第４図はこの発明の実施例を示すブロツク構成
図である。同図において、４１はプロセツサおよ
びメモリを１つにまとめて表示したもの、４２は
ローカルバス、４４1，４４2はシステムバスイン
タフエイス、４６はシステム（ワードシリアル）
バス、４８は制御回路、５０はプロセスインタフ
エイス部であり、４３1，４３2はシリアルバスイ
ンタフエイス、４５はシリアル（ビツトシリア
ル）バス、４７は制御回路である。つまり、ワー
ド単位で情報の並列伝送が可能なワードシリアス
バス４６に、インタフエイス４４1を介してプロ
セツサおよびメモリ４１を、またインタフエイス
４４2を介して制御回路４８、プロセスインタフ
エイス５０をそれぞれ接続して構成される一般的
なコントロールシステムに対し、ビツト単位情報
の直列伝送が可能なビツトシリアルバス４５を設
け、上記プロセツサおよびメモリ４１と制御回路
４７とをそれぞれシリアルバスインタフエイス４
３1，４３2を介して該バス４５に接続してシステ
ムの二重化を図つたものである。したがつて、シ
リアルインタフエイス４３1，４３2は、少なくと
もビツトシリアルで交換されるバス４５上のデー
タをワード単位に交換する機能等を有するもので
ある。なお、切換選択回路４９は、第３図のバス
切換器２５と同様に、制御回路４７または４８の
いずれかを選択する。
図である。同図において、４１はプロセツサおよ
びメモリを１つにまとめて表示したもの、４２は
ローカルバス、４４1，４４2はシステムバスイン
タフエイス、４６はシステム（ワードシリアル）
バス、４８は制御回路、５０はプロセスインタフ
エイス部であり、４３1，４３2はシリアルバスイ
ンタフエイス、４５はシリアル（ビツトシリア
ル）バス、４７は制御回路である。つまり、ワー
ド単位で情報の並列伝送が可能なワードシリアス
バス４６に、インタフエイス４４1を介してプロ
セツサおよびメモリ４１を、またインタフエイス
４４2を介して制御回路４８、プロセスインタフ
エイス５０をそれぞれ接続して構成される一般的
なコントロールシステムに対し、ビツト単位情報
の直列伝送が可能なビツトシリアルバス４５を設
け、上記プロセツサおよびメモリ４１と制御回路
４７とをそれぞれシリアルバスインタフエイス４
３1，４３2を介して該バス４５に接続してシステ
ムの二重化を図つたものである。したがつて、シ
リアルインタフエイス４３1，４３2は、少なくと
もビツトシリアルで交換されるバス４５上のデー
タをワード単位に交換する機能等を有するもので
ある。なお、切換選択回路４９は、第３図のバス
切換器２５と同様に、制御回路４７または４８の
いずれかを選択する。
第４図の動作について説明する。
マイクロプロセツサ４１はメモリに記憶されて
いるプログラムにもとづいて所定の制御を行な
い、必要に応じてローカルバス４２、システムバ
スインタフエイス４４1，４４2を介して制御回路
４８に制御情報を与える。このとき、切換選択回
路４９では、正常時には制御回路４８側の信号を
生かし、制御回路４７側の信号を切り離す如く構
成しておくことにすれば、制御回路４８からの制
御情報がプロセスインタフエイス５０を介して所
定のプロセス機器に出力される。なお、プロセス
機器から取り込まれる状態情報等は、上記とは逆
の経路、すなわち、プロセスインタフエイス５
０、切換選択回路４９、制御回路４８、システム
バスインタフエイス４４2、システムバス４６、
システムバスインタフエイス４４1およびローカ
ルバス４２を介してプロセツサおよびメモリ４１
に与えられ、かかる動作を基本動作としてシステ
ムは正常に動作する。ここで、バス４６、インタ
フエイス４４1，４４2または制御回路４８等のい
ずれかにおいて障害が発生し、バス４６を構成す
る信号線の１本がラツチアツプ状態になつて、共
通制御部４Ａと個別部４Ｂとの間の情報交換が不
能になると、それ以後は個別部４Ｂに対する制御
機能が停止するばかりでなく、他のすべての装置
または機器の機能が停止するおそれがある。した
がつて、このような事態が発生した場合は、プロ
セツサ４１では制御ロジツク（ソフトウエアまた
はプログラム）を切り換え、正常時に使用してい
たシステムバス４６を介する情報の交信を停止
し、シリアルインタフエイス４３1、シリアルバ
ス４５、シリアルインタフエイス４３2、制御回
路４７、切換選択回路４９およびプロセスインタ
フエイス５０の情報交信経路を生かし、これによ
り制御機能を継続、維持しようとするものであ
る。なお、切換選択回路４９は、例えばシステム
起動時にプロセツサ４１による個別部４Ｂの機能
テストの結果、正常であることが確認された後
に、制御回路４７から４８へ切り換えられるよう
にセツトしておくこととする。また、個別部４Ｂ
は、こゝでは１個だけしか示されていないが、通
常は複数台設置され、共通部４Ａによる制御も時
分割的に実行されるのが普通である。したがつ
て、共通部４Ａは多数の個別部４Ｂとの情報交換
をしなければならないため、そのバス構成も１度
に複数のビツト情報を伝送しうるワードシリアス
バスが用いられ、これがメイン（主または常用）
となるのが普通であるが、シリアスバスとそのイ
ンタフエイス部とからなるシステムを主または常
用として、ワードシリアルバスからなるシステム
を予備として設けるようにしてもよいことはもち
ろんである。
いるプログラムにもとづいて所定の制御を行な
い、必要に応じてローカルバス４２、システムバ
スインタフエイス４４1，４４2を介して制御回路
４８に制御情報を与える。このとき、切換選択回
路４９では、正常時には制御回路４８側の信号を
生かし、制御回路４７側の信号を切り離す如く構
成しておくことにすれば、制御回路４８からの制
御情報がプロセスインタフエイス５０を介して所
定のプロセス機器に出力される。なお、プロセス
機器から取り込まれる状態情報等は、上記とは逆
の経路、すなわち、プロセスインタフエイス５
０、切換選択回路４９、制御回路４８、システム
バスインタフエイス４４2、システムバス４６、
システムバスインタフエイス４４1およびローカ
ルバス４２を介してプロセツサおよびメモリ４１
に与えられ、かかる動作を基本動作としてシステ
ムは正常に動作する。ここで、バス４６、インタ
フエイス４４1，４４2または制御回路４８等のい
ずれかにおいて障害が発生し、バス４６を構成す
る信号線の１本がラツチアツプ状態になつて、共
通制御部４Ａと個別部４Ｂとの間の情報交換が不
能になると、それ以後は個別部４Ｂに対する制御
機能が停止するばかりでなく、他のすべての装置
または機器の機能が停止するおそれがある。した
がつて、このような事態が発生した場合は、プロ
セツサ４１では制御ロジツク（ソフトウエアまた
はプログラム）を切り換え、正常時に使用してい
たシステムバス４６を介する情報の交信を停止
し、シリアルインタフエイス４３1、シリアルバ
ス４５、シリアルインタフエイス４３2、制御回
路４７、切換選択回路４９およびプロセスインタ
フエイス５０の情報交信経路を生かし、これによ
り制御機能を継続、維持しようとするものであ
る。なお、切換選択回路４９は、例えばシステム
起動時にプロセツサ４１による個別部４Ｂの機能
テストの結果、正常であることが確認された後
に、制御回路４７から４８へ切り換えられるよう
にセツトしておくこととする。また、個別部４Ｂ
は、こゝでは１個だけしか示されていないが、通
常は複数台設置され、共通部４Ａによる制御も時
分割的に実行されるのが普通である。したがつ
て、共通部４Ａは多数の個別部４Ｂとの情報交換
をしなければならないため、そのバス構成も１度
に複数のビツト情報を伝送しうるワードシリアス
バスが用いられ、これがメイン（主または常用）
となるのが普通であるが、シリアスバスとそのイ
ンタフエイス部とからなるシステムを主または常
用として、ワードシリアルバスからなるシステム
を予備として設けるようにしてもよいことはもち
ろんである。
第４図の実施例は基本的なコントロールシステ
ムにおけるシステムバスを、ワードシリアルバス
とビツトシリアルバスにて二重化した例である
が、さらに、次のようにすることが可能である。
ムにおけるシステムバスを、ワードシリアルバス
とビツトシリアルバスにて二重化した例である
が、さらに、次のようにすることが可能である。
第５図はこの発明の他の実施例を示すブロツク
構成図である。同図からも明らかなように、この
例はシステムバスだけでなく共通部４A′を付加
してその二重化を図つたものである。ここで、共
通部４Ａを常用、共通部４A′を予備用とすると
ともに、予備の共通部４A′側でシリアルバス４
５を介してシステムの状態または常用側共通部４
Ａのメモリの内容を、バス４６を介することな
く、したがつて常用側共通部４Ａの制御機能を何
ら損なうことなくトレース（追跡）することがで
きるので、万一、常用側が故障しても、瞬時に予
備側へ切り換えることによりノンストツプ（無瞬
断）システムを実現することが可能である。な
お、個別部４Ｂについても、上記と同様にして二
重化してもよいことは云う迄もない。なお、その
他の点は第４図と同様であるので、詳しい説明は
省略する。
構成図である。同図からも明らかなように、この
例はシステムバスだけでなく共通部４A′を付加
してその二重化を図つたものである。ここで、共
通部４Ａを常用、共通部４A′を予備用とすると
ともに、予備の共通部４A′側でシリアルバス４
５を介してシステムの状態または常用側共通部４
Ａのメモリの内容を、バス４６を介することな
く、したがつて常用側共通部４Ａの制御機能を何
ら損なうことなくトレース（追跡）することがで
きるので、万一、常用側が故障しても、瞬時に予
備側へ切り換えることによりノンストツプ（無瞬
断）システムを実現することが可能である。な
お、個別部４Ｂについても、上記と同様にして二
重化してもよいことは云う迄もない。なお、その
他の点は第４図と同様であるので、詳しい説明は
省略する。
第６図はこの発明のさらに別の実施例を示すブ
ロツク構成図である。つまり、上記の個別部４Ｂ
の二重化をさらに推し進めて、該個別部４Ｂ，４
B′をそれぞれ３分割（４Ｂ１〜４Ｂ３，４Ｂ
１′〜４Ｂ３′）し、例えば常用側の４Ｂ１が故障
して４Ｂ２側に切り換えられたとき、該故障した
カード４Ｂ１を予備側の４Ｂ１′カードにもとづ
いて正常な状態に修復できるようにしたものであ
る。なお、第４図〜第６図の各実施例において、
切換選択路４９内に比較回路を設けるとともに、
共通部からの制御結果を常にバス４５，４６の双
方を介して出力する如くしておけば、該回路４９
では制御回路４７，４８の両方の出力が一致した
ときのみデータは正しいものとして所定のプロセ
ス機器に与えることができるので、誤出力となる
おそれが少なくなり、信頼性が向上するという利
点をもたらすものである。なお、この点はプロセ
ス機器からの各入力についても同様にして適用す
ることができる。
ロツク構成図である。つまり、上記の個別部４Ｂ
の二重化をさらに推し進めて、該個別部４Ｂ，４
B′をそれぞれ３分割（４Ｂ１〜４Ｂ３，４Ｂ
１′〜４Ｂ３′）し、例えば常用側の４Ｂ１が故障
して４Ｂ２側に切り換えられたとき、該故障した
カード４Ｂ１を予備側の４Ｂ１′カードにもとづ
いて正常な状態に修復できるようにしたものであ
る。なお、第４図〜第６図の各実施例において、
切換選択路４９内に比較回路を設けるとともに、
共通部からの制御結果を常にバス４５，４６の双
方を介して出力する如くしておけば、該回路４９
では制御回路４７，４８の両方の出力が一致した
ときのみデータは正しいものとして所定のプロセ
ス機器に与えることができるので、誤出力となる
おそれが少なくなり、信頼性が向上するという利
点をもたらすものである。なお、この点はプロセ
ス機器からの各入力についても同様にして適用す
ることができる。
この発明によれば、常時は高速応答性のあるワ
ードシリアルバスで制御を行ない、障害時にはワ
ードシリアルバスよりも応答性は多少低下して
も、耐ノイズ性が良好で、絶縁が容易なビツトシ
リアルバスを利用することにより、経済的にも優
れた特色のある耐故障システムを実現することが
できる利点を有するものである。つまり、一般に
ビツトシリアルバスは、耐ノイズ性の点でワード
シリアルバスよりもすぐれ、かつ絶縁が容易で価
格も安価であることから、このようなバスを用い
て二重化することにより、単に、ワードシリアル
バスで二重化するにとゞまらない利点を有するも
のである。また、バスを二重化した上にさらに共
通部のみを二重化する如き比較的単純なものか
ら、すべての構成要素を二重化する完全二重化シ
ステムまで特にアーキテクチユアを変えることな
く容易にレベルアツプすることが可能となるもの
である。さらに、共通部を二重化した場合に、メ
モリの内容を予備系バスを利用して常時トレース
することができるので、無瞬断システムを実現す
ることが可能となり、信頼性が向上するものであ
る。
ードシリアルバスで制御を行ない、障害時にはワ
ードシリアルバスよりも応答性は多少低下して
も、耐ノイズ性が良好で、絶縁が容易なビツトシ
リアルバスを利用することにより、経済的にも優
れた特色のある耐故障システムを実現することが
できる利点を有するものである。つまり、一般に
ビツトシリアルバスは、耐ノイズ性の点でワード
シリアルバスよりもすぐれ、かつ絶縁が容易で価
格も安価であることから、このようなバスを用い
て二重化することにより、単に、ワードシリアル
バスで二重化するにとゞまらない利点を有するも
のである。また、バスを二重化した上にさらに共
通部のみを二重化する如き比較的単純なものか
ら、すべての構成要素を二重化する完全二重化シ
ステムまで特にアーキテクチユアを変えることな
く容易にレベルアツプすることが可能となるもの
である。さらに、共通部を二重化した場合に、メ
モリの内容を予備系バスを利用して常時トレース
することができるので、無瞬断システムを実現す
ることが可能となり、信頼性が向上するものであ
る。
なお、この発明は上記の如きプロセス機器ばか
りでなく、一般的な入出力機器についても同様に
して適用することができる。
りでなく、一般的な入出力機器についても同様に
して適用することができる。
第１図はコントロールシステムの基本構成を示
すブロツク図、第２図はバツクアツプ装置を備え
たコントロールシステムを示すブロツク図、第３
図は主要部を二重化したシステム例を示すブロツ
ク図、第４図はこの発明の実施例を示すブロツク
構成図、第５図はこの発明の他の実施例を示すブ
ロツク構成図、第６図はこの発明のさらに別の実
施例を示すブロツク構成図である。 符号説明、１１，２１Ｍ，２１Ｓ……プロセツ
サ、１２，２２Ｍ，２２Ｓ……メモリ、３，１
３，２３，４６……システムバス、４1〜４o，１
４1〜１４o，２４1〜２４o……Ｉ／Ｏコントロー
ラ、１５1〜１５o……バツクアツプ装置、２５…
…バス切換器、４１……プロセツサおよびメモ
リ、４２……ローカルバス、４３1，４３2……シ
リアルバスインタフエイス、４４1，４４2……シ
ステムバスインタフエイス、４５……シリアルバ
ス、４７，４８……制御回路、４９……切換選択
回路、５０……プロセスインタフエイス回路。
すブロツク図、第２図はバツクアツプ装置を備え
たコントロールシステムを示すブロツク図、第３
図は主要部を二重化したシステム例を示すブロツ
ク図、第４図はこの発明の実施例を示すブロツク
構成図、第５図はこの発明の他の実施例を示すブ
ロツク構成図、第６図はこの発明のさらに別の実
施例を示すブロツク構成図である。 符号説明、１１，２１Ｍ，２１Ｓ……プロセツ
サ、１２，２２Ｍ，２２Ｓ……メモリ、３，１
３，２３，４６……システムバス、４1〜４o，１
４1〜１４o，２４1〜２４o……Ｉ／Ｏコントロー
ラ、１５1〜１５o……バツクアツプ装置、２５…
…バス切換器、４１……プロセツサおよびメモ
リ、４２……ローカルバス、４３1，４３2……シ
リアルバスインタフエイス、４４1，４４2……シ
ステムバスインタフエイス、４５……シリアルバ
ス、４７，４８……制御回路、４９……切換選択
回路、５０……プロセスインタフエイス回路。
Claims (1)
- 【特許請求の範囲】 １ 情報を並列伝送する共通バスに少なくともプ
ログラムを記憶するメモリと、該メモリに記憶さ
れたプログラムにもとづいて所定の制御動作を実
行するプロセツサとを備えてなるコントローラ
と、該コントローラによつて制御される各種入出
力ユニツトとをそれぞれ所定のインタフエイス部
を介して並設してなるコントロールシステムにお
いて、情報を直列伝送する他の共通バスを前記共
通バスに並列に設けるとともに、該直列伝送され
る情報を前記コントローラおよび各種入出力ユニ
ツトに受け容れられる形式にして伝達するための
インタフエイス部を介してこれらコントローラお
よび各種入出力ユニツトを該他の共通バスに並設
してなることを特徴とする二重化システム。 ２ 特許請求の範囲第１項に記載の二重化システ
ムにおいて、前記コントローラまたは各種入出力
ユニツトの少なくとも一方を二重化し一方を現
用、他方を予備用として運転することを特徴をす
る二重化システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030788A JPS59157759A (ja) | 1983-02-28 | 1983-02-28 | 二重化システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030788A JPS59157759A (ja) | 1983-02-28 | 1983-02-28 | 二重化システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59157759A JPS59157759A (ja) | 1984-09-07 |
| JPS6350740B2 true JPS6350740B2 (ja) | 1988-10-11 |
Family
ID=12313408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030788A Granted JPS59157759A (ja) | 1983-02-28 | 1983-02-28 | 二重化システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59157759A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890224A (en) * | 1986-06-27 | 1989-12-26 | Hewlett-Packard Company | Method and apparatus for fault tolerant communication within a computing system |
| JP5407230B2 (ja) * | 2008-09-08 | 2014-02-05 | 日本電気株式会社 | Ｐｃｉカード、マザーボード、ｐｃｉバスシステム、制御方法、及びプログラム |
-
1983
- 1983-02-28 JP JP58030788A patent/JPS59157759A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59157759A (ja) | 1984-09-07 |
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