JPS6348914A - バイポ−ラ論理回路 - Google Patents
バイポ−ラ論理回路Info
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- JPS6348914A JPS6348914A JP19318386A JP19318386A JPS6348914A JP S6348914 A JPS6348914 A JP S6348914A JP 19318386 A JP19318386 A JP 19318386A JP 19318386 A JP19318386 A JP 19318386A JP S6348914 A JPS6348914 A JP S6348914A
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- JP
- Japan
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- transistor
- sbd
- emitter
- collector
- base
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＴＴＬ系のバイポーラ論理回路に関し、特
にそのスイッチング特性の改良に関するものである。
にそのスイッチング特性の改良に関するものである。
第２図は従来のこの種の回路である、例えば「”８５三
菱半導体データブック バイポーラディジタルＩＣくＬ
ＳＴＴＬ＞ｗＡ（２−１５ページ）」に示されたインバ
ータ回路を示す。図において、ｌ。
菱半導体データブック バイポーラディジタルＩＣくＬ
ＳＴＴＬ＞ｗＡ（２−１５ページ）」に示されたインバ
ータ回路を示す。図において、ｌ。
２はショットキバリアダイオード（以下、ＳＢＤと称す
）、５，７，９．１３はｎｐｎ）ランジスタのベース・
コレクタ間をＳＢＤでクランプしたＳＢＤクランプドト
ランジスタ、１１はｎｐｎトランジスタであり、トラン
ジスタ９．１１は大きな出力電流供給能力のある、いわ
ゆるダーリントン接続を構成している。３．４．６，８
．１０゜１２は抵抗であり、消費電力とスイッチング速
度との兼合いによって、抵抗値は適当に選ばれる。
）、５，７，９．１３はｎｐｎ）ランジスタのベース・
コレクタ間をＳＢＤでクランプしたＳＢＤクランプドト
ランジスタ、１１はｎｐｎトランジスタであり、トラン
ジスタ９．１１は大きな出力電流供給能力のある、いわ
ゆるダーリントン接続を構成している。３．４．６，８
．１０゜１２は抵抗であり、消費電力とスイッチング速
度との兼合いによって、抵抗値は適当に選ばれる。
上記トランジスタ及びＳＢＤのサイズは、出力電流２回
路電流などを考慮して決められている。
路電流などを考慮して決められている。
次に動作について説明する。
すべてのｎｐｎ）ランジスタ（以下Ｔｒとも記す）のベ
ース・エミッタ間順方向電圧■、が０．７Ｖ１すべての
ＳＢＤの順方向電圧Ｖ ＳＡＤが０．４５Ｖとすると、
第２図の回路のスレッショルド電圧■ＴＭは・ Ｖ ｔｏ＝ （Ｔｒ５のＶｓｔｌ ＋ （Ｔｒ１３
のＶ＋ｔｌ（ＳＢＤ２］Ｖｓａｏ ） ＝ ２ Ｘｏ、７−０．４５＝０．９５Ｖで表わされる
。
ース・エミッタ間順方向電圧■、が０．７Ｖ１すべての
ＳＢＤの順方向電圧Ｖ ＳＡＤが０．４５Ｖとすると、
第２図の回路のスレッショルド電圧■ＴＭは・ Ｖ ｔｏ＝ （Ｔｒ５のＶｓｔｌ ＋ （Ｔｒ１３
のＶ＋ｔｌ（ＳＢＤ２］Ｖｓａｏ ） ＝ ２ Ｘｏ、７−０．４５＝０．９５Ｖで表わされる
。
この回路では、０．９５Ｖ以上の電圧が人力に印加され
ると、ＳＢＤクランプドトランジスタ５．１３はオン状
態となり、出力はＬ″となる。また、入力電圧が０．９
５Ｖ以下になると、抵抗３を流れる電流は５ＢＤ２に流
れ、ＳＢＤクランプドトランジスタ５のベース電流は零
となり、ＳＢＤクランプドトランジスタ１３はオフ状態
となり、ダーリントン接続のトランジスタ９，１１はオ
ンして出力電流を流し、急速に“Ｈ”となる。したがっ
て、出力がＬ”から“Ｈ”に変化する時の伝搬遅延時間
ｔ ＦＬＨは、ＳＢＤクランプドトランジスタ５゜１３
のオン状態からオフ状態になる時間ｔ。□及び出力負荷
と出力電流とによって決まる。一般にトランジスタはオ
ン状態からオフ状態となる際、ベース・コレクタ間のミ
ラー容量にチャージされた電荷がベース電流となるため
、外部のベース電流を零にしてもしばらくの間オフにな
らない。そこで従来回路では、ミラー容量にチャージさ
れた電荷を、ＳＢＤクランプドトランジスタ５では５Ｂ
Ｄ２に、またＳＢＤクランプドトランジスタ１３ではＳ
ＢＤクランプドトランジスタ７と抵抗６゜８にディスチ
ャージさせている。
ると、ＳＢＤクランプドトランジスタ５．１３はオン状
態となり、出力はＬ″となる。また、入力電圧が０．９
５Ｖ以下になると、抵抗３を流れる電流は５ＢＤ２に流
れ、ＳＢＤクランプドトランジスタ５のベース電流は零
となり、ＳＢＤクランプドトランジスタ１３はオフ状態
となり、ダーリントン接続のトランジスタ９，１１はオ
ンして出力電流を流し、急速に“Ｈ”となる。したがっ
て、出力がＬ”から“Ｈ”に変化する時の伝搬遅延時間
ｔ ＦＬＨは、ＳＢＤクランプドトランジスタ５゜１３
のオン状態からオフ状態になる時間ｔ。□及び出力負荷
と出力電流とによって決まる。一般にトランジスタはオ
ン状態からオフ状態となる際、ベース・コレクタ間のミ
ラー容量にチャージされた電荷がベース電流となるため
、外部のベース電流を零にしてもしばらくの間オフにな
らない。そこで従来回路では、ミラー容量にチャージさ
れた電荷を、ＳＢＤクランプドトランジスタ５では５Ｂ
Ｄ２に、またＳＢＤクランプドトランジスタ１３ではＳ
ＢＤクランプドトランジスタ７と抵抗６゜８にディスチ
ャージさせている。
このように従来の回路では、トランジスタ１３のミラー
容量の電荷をトランジスタ７と抵抗６゜８とからなる回
路によりディスチャージしているが、これではディスチ
ャージに時間がかかり、この伝搬遅延時間ｔ ＰＬＩＩ
を短縮してスイッチングを高速化することは困難であっ
た。
容量の電荷をトランジスタ７と抵抗６゜８とからなる回
路によりディスチャージしているが、これではディスチ
ャージに時間がかかり、この伝搬遅延時間ｔ ＰＬＩＩ
を短縮してスイッチングを高速化することは困難であっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、ｔ ＰＬＩＩを短縮してスイッチングを高速
化することができるバイポーラ論理回路を提供すること
を目的とする。
たもので、ｔ ＰＬＩＩを短縮してスイッチングを高速
化することができるバイポーラ論理回路を提供すること
を目的とする。
この発明に係るバイポーラ論理回路は、第４のトランジ
スタをコレクタを第２のトランジスタのエミッタに、エ
ミッタをアースに接続して設け、入力が“Ｈ”から“Ｌ
”に変化するとき該第４のトランジスタをＯＮさせて第
１のトランジスタのミラー容量をディスチャージするよ
うにしたものである。
スタをコレクタを第２のトランジスタのエミッタに、エ
ミッタをアースに接続して設け、入力が“Ｈ”から“Ｌ
”に変化するとき該第４のトランジスタをＯＮさせて第
１のトランジスタのミラー容量をディスチャージするよ
うにしたものである。
この発明のバイポーラ論理回路においては、入力が“Ｈ
″から“Ｌ”に変化する時、第３のトランジスタはオン
状態からオフ状態に変わり、第４のトランジスタはオフ
状態からオン状態となるので、該第４のトランジスタに
より第１のトランジスタのミラー容量の電荷を急速にデ
ィスチャージすることができ、伝搬遅延時間ｔ ＰＬ）
Ｉを短縮してスイッチングを高速化することができる。
″から“Ｌ”に変化する時、第３のトランジスタはオン
状態からオフ状態に変わり、第４のトランジスタはオフ
状態からオン状態となるので、該第４のトランジスタに
より第１のトランジスタのミラー容量の電荷を急速にデ
ィスチャージすることができ、伝搬遅延時間ｔ ＰＬ）
Ｉを短縮してスイッチングを高速化することができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるバイポーラ論理回路を
示し、１５はベースが入力に、コレクタが抵抗１４を介
して電源に、エミッタがトランジスタ５のエミッタに接
続されたＳＢＤクランプドトランジスタ、１６はアノー
ドがトランジスタ１５のコレクタに、カソードが抵抗１
７を介してアースに接続されたｐｎダイオード、１８は
コレクタがトランジスタ５のエミッタに、エミッタがア
ースに、ベースがｐｎダイオード１６のカソードに接続
されたＳＢＤクランプドトランジスタである。
示し、１５はベースが入力に、コレクタが抵抗１４を介
して電源に、エミッタがトランジスタ５のエミッタに接
続されたＳＢＤクランプドトランジスタ、１６はアノー
ドがトランジスタ１５のコレクタに、カソードが抵抗１
７を介してアースに接続されたｐｎダイオード、１８は
コレクタがトランジスタ５のエミッタに、エミッタがア
ースに、ベースがｐｎダイオード１６のカソードに接続
されたＳＢＤクランプドトランジスタである。
次に、動作について説明する。
ＳＢＤクランプドトランジスタ５，１５は各々ベース同
士、エミッタ同士が接続されているため、両者５．１５
は同時にオン状態又はオフ状態となる。したがって、本
実施例回路のスレッショルド電圧ｖｙＭは従来回路とほ
ぼ同じになる。入力が■Ｉ以上の“Ｈ”の時、ＳＢＤク
ランプドトランジスタ５．１３．１５はオン状態となり
、その時該ＳＢＤクランプドトランジスタ１５のコレク
タは約０．９５Ｖ （ＳＢＤクランプドトランジスタ１
５のコレクタ・エミッタ間電圧とＳＢＤクランプドトラ
ンジスタ１３のベース・エミッタ間電圧■、の和）にク
ランプされ、ＳＢＤクランプドトランジスタ１８はオフ
状態になっている。この時出力は“Ｌ”となる。入力が
ＶｔＯ以下の“Ｌ”に変化すると、上記ＳＢＤクランプ
ドトランジスタ５．１５はともにオフ状態となり、電源
■Ｃｃ−抵抗１４−ｐｎダイオード１６−３ＢＤクラン
プドトランジスタ１日のパスで電流が流れて３１３ Ｂ
Ｄクランプドトランジスタ１８がオン状態となり、こ
れによりＳＢＤクランプドトランジスタ１３のベース・
コレクタ間のミラー容量の電荷は急速にディスチャージ
されることとなる。従ってこれにより伝搬遅延時間ｔ
ＰＬ）ｌを短縮してスイッチングを高速化することがで
きる。
士、エミッタ同士が接続されているため、両者５．１５
は同時にオン状態又はオフ状態となる。したがって、本
実施例回路のスレッショルド電圧ｖｙＭは従来回路とほ
ぼ同じになる。入力が■Ｉ以上の“Ｈ”の時、ＳＢＤク
ランプドトランジスタ５．１３．１５はオン状態となり
、その時該ＳＢＤクランプドトランジスタ１５のコレク
タは約０．９５Ｖ （ＳＢＤクランプドトランジスタ１
５のコレクタ・エミッタ間電圧とＳＢＤクランプドトラ
ンジスタ１３のベース・エミッタ間電圧■、の和）にク
ランプされ、ＳＢＤクランプドトランジスタ１８はオフ
状態になっている。この時出力は“Ｌ”となる。入力が
ＶｔＯ以下の“Ｌ”に変化すると、上記ＳＢＤクランプ
ドトランジスタ５．１５はともにオフ状態となり、電源
■Ｃｃ−抵抗１４−ｐｎダイオード１６−３ＢＤクラン
プドトランジスタ１日のパスで電流が流れて３１３ Ｂ
Ｄクランプドトランジスタ１８がオン状態となり、こ
れによりＳＢＤクランプドトランジスタ１３のベース・
コレクタ間のミラー容量の電荷は急速にディスチャージ
されることとなる。従ってこれにより伝搬遅延時間ｔ
ＰＬ）ｌを短縮してスイッチングを高速化することがで
きる。
なお、上記実施例では、従来回路に付加した回路におい
てｐｎダイオード１６を用いているが、これはＳＢＤで
あってもよく、上記実施例と同様の効果を奏する。
てｐｎダイオード１６を用いているが、これはＳＢＤで
あってもよく、上記実施例と同様の効果を奏する。
以上のように、この発明のバイポーラ論理回路によれば
、第４のトランジスタをコレクタを第２のトランジスタ
のエミッタに、エミツタをアースに接続して設け、人力
が“Ｈ′から“Ｌ”に変化するとき該第４のトランジス
タをＯＮさせて第１のトランジスタのミラー容量をディ
スチャージするようにしたので、上記第１のトランジス
タのミラー容量の電荷を上記第４のトランジスタにより
急速にディスチャージすることができ、従来回路に比べ
伝搬遅延時間Ｌ ＰＬＨを短縮してスイッチングを高速
化することができる効果がある。
、第４のトランジスタをコレクタを第２のトランジスタ
のエミッタに、エミツタをアースに接続して設け、人力
が“Ｈ′から“Ｌ”に変化するとき該第４のトランジス
タをＯＮさせて第１のトランジスタのミラー容量をディ
スチャージするようにしたので、上記第１のトランジス
タのミラー容量の電荷を上記第４のトランジスタにより
急速にディスチャージすることができ、従来回路に比べ
伝搬遅延時間Ｌ ＰＬＨを短縮してスイッチングを高速
化することができる効果がある。
第１図はこの発明の一実施例によるバイポーラ論理回路
を示す回路図、第２図は従来のバイポーラ論理回路を示
す回路図である。 １．２・・・ショットキバリアダイオード（Ｓ Ｂ Ｄ
）、５．７，９．１３，１５．１８・・・ＳＢＤクラン
プドトランジスタ、１１・・・ｎｐｎトランジスタ、３
゜４．６，８，１０．１２，１４．１７・・・抵抗、１
６・・・ｐｎダイオード。 なお図中同一符号は同−又は相当部分を示す。
を示す回路図、第２図は従来のバイポーラ論理回路を示
す回路図である。 １．２・・・ショットキバリアダイオード（Ｓ Ｂ Ｄ
）、５．７，９．１３，１５．１８・・・ＳＢＤクラン
プドトランジスタ、１１・・・ｎｐｎトランジスタ、３
゜４．６，８，１０．１２，１４．１７・・・抵抗、１
６・・・ｐｎダイオード。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）電源とＧＮＤ間に直列に接続された出力ダーリン
トントランジスタ及び第１のトランジスタと、 コレクタが上記出力ダーリントントランジスタのベース
に、エミッタが上記第１のトランジスタのベースに接続
された第２のトランジスタとを備え、インバータを構成
するバイポーラ論理回路において、 ベースが入力に、エミッタが上記第２のトランジスタの
エミッタに、コレクタが抵抗を介して電源に接続された
第３のトランジスタと、 アノードが上記第３のトランジスタのコレクタに、カソ
ードが抵抗を介してアースに接続されたダイオードと、 コレクタが上記第２のトランジスタのエミッタに、エミ
ッタがアースに、ベースが上記ダイオードのカソードに
接続された第４のトランジスタとを備えたことを特徴と
するバイポーラ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19318386A JPS6348914A (ja) | 1986-08-19 | 1986-08-19 | バイポ−ラ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19318386A JPS6348914A (ja) | 1986-08-19 | 1986-08-19 | バイポ−ラ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6348914A true JPS6348914A (ja) | 1988-03-01 |
Family
ID=16303685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19318386A Pending JPS6348914A (ja) | 1986-08-19 | 1986-08-19 | バイポ−ラ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348914A (ja) |
-
1986
- 1986-08-19 JP JP19318386A patent/JPS6348914A/ja active Pending
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