JPS6021087A - アドレス生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はアドレス生成回路、特にラスタ・スキャン方式
の表示装置の表示メモリのアドレス生成回路に関するも
のである。

〔従来技術〕

従来、２スタ・スキャン方式の表示装置の表示メモリの
アクセスはＤＭＡ（ダイレクト・メモリ・アクセス）方
式により行われることが多く、アクセス開始の先頭アド
レスと、アクセスすべきメモリ・アドレスの長さを指示
することにょシ、一連の連続したアドレスがアクセス可
能となる。しかしながら表示メモリの中に設定された小
さなエリヤをアクセスする場合には、そのメモリ・アド
レスは不連続と々るから、通常のＤ　Ｍ　Ａ方式では時
間的に連続して全アドレスをアクセスすることはできず
、アドレスが不連続になる度にＤＭＡの開始アドレス長
をマイクロプロセッサ等の助けをがシて再セットする必
要があった。そのためメモリ・アクセス動作は不連続に
ならさるを得す、余分な費用のかかる原因を作っていた
。

〔発明の目的〕

本発明の目的はメモリ・アドレスの先頭番地Ａ１１ラス
タ当りのメモリ・アドレスの長さＭ、アクセスすべきメ
モリ・エリヤのラスタ方向のメモリアドレスの長さｍ、
ラスタ数ｎをあらかじめセットして置くことにより、上
記Ａ、ｍ、ｎにて表現されるメモリ・エリヤのアドレス
を時間的に連続に発生させることによりラスタ・スキャ
ン方式の表示装置の表示メモリの中のある時定エリヤを
高速にアクセスすることを可能としたアドレス生成回路
を提供することにある。

〔発明の構成〕

本発明によると連続した番地０〜ＭＸＮ−１が付与され
ているＭ列Ｎ行のメモリ壁間の中で前記Ｍ。

Ｎよシ夫々小さい値のｍ、ｎを有するｍ行ｎ列のメモリ
空間を先頭番地Ａを決めることにより設定するに際して
、前記Ａ、Ｍ、ｍ、ｎの値を保持するレジスタと、ｍ、
ｎの値をもとに加減算を制御する制御信号を発生する制
御回路と、前記制御信号によジ加算又は減算を行う加減
算回路と、演算結果を保持するメモリ・アドレス・レジ
スタを含みｍ行ｎ列のメモリ空間のアドレスを時間的に
連続して生成することを特徴とするアドレス生成回路が
得られる。

〔実施例の説明〕

次に本発明の実施例について図面を参照して詳細に説明
する。

ラスタ・スキャン方式の表示装置があり、その表示画面
分の表示メモリを持つと仮定する。（表示メモリの大き
さは表示画面分より太きいか、それと同等であることが
一般的である。）第１図のようにその表示メモリの大き
さがＮ行Ｎ列（−行が１ラスクに対応している。）であ
った時１７（、、その表示メモリ内にＡを開始アドレス
とするｍ行ｎ列の小さなエリヤを設置する。この時この
Ａ、　、　ｍ　。

ｎの値はＭ行Ｎ列の表示エリヤの中にコ、ニークな小エ
リヤを決定する。

本発明はこの小エリヤのメモリ・アドレスを時間的に連
続に発生させるアドレス生成回路に関するもので、第２
図は本発明の一実施例のブロック図を示しＡ　、　Ｍ　
、　ｍ　、　ｎの値を保持するレジスタ１゜２．３．４
と、定数＋１を発生する回路５．加算回路６と、メモリ
・アドレス・レジスタ（ＭＡＲ）７と、ｍ　、　ｎの値
をもとに制御信号を発生させる制御回路８により構成さ
れる レジスタ１に保持されるｍ行、ｎ列の小エリヤの開始ア
ドレスＡは加算回路６全通ってメモリ・アドレス・レジ
スタ（ＭＡＲ）７にセットさ扛、第３図のごときタイム
・チャートのメモリ・アドレスを発生する。とのような
動作を行うためには側割回路８はＪＪｎ算回路６０八入
力をレジスタ１の出力又はメモリアドレスレジスタ７の
ｔｕ力より選択する信号ａ％Ｂ入力をレジスタ２、レジ
スタ３定数回路５より選択する信号１）、メモリアドレ
スレジスタ７７セツトするパルス信号Ｃ１レジスタ１の
入力を外部又は、メモリアドレスレジスタ７の出力から
選■；＜−ｒる信号（ｊｌ　しｚラスタ１ｔセツトする
パルス信号ｅを谷ユニット・タイミングにて発生する。

次に第３図のタイムチャートのユニット・タイミングを
１臓に説明すれば、まずユニット・タイミング１では加
算回路６のＡ入力はレジスタ１よりのものが選択され、
Ｂ入力は与えられず、レジスタ１はセットされていない
。次のユニット・タイミング２ではＡ入力はメモリアド
レスレジスタ７の出力が選択され、Ｂ入力は定数回路５
の出力が選択され、レジスタ１はセットされていない。

この時メモリアドレスレジスタ７にはＡ＋１がセットさ
れる。以下ユニット・タイミングｍ迄は同様にアドレス
がインクレメントされ、ユニット・タイミングｍの時点
でメモリアドレスレジスタ７はＡ＋ｍ−１となっている
。

次のユニット・タイミングｍ＋ｌではＡ入力はレジスタ
１の出力が選択され、Ｂ入力はレジスタ２の出力が選択
されレジスタＩＦｉセットされていない。この時もメモ
リアドレスレジスタ７はＡ十Ｍとなる。次のユニットタ
イミングｍ　＋　２ではＡ入力は再びメモリアドレスレ
ジスタ７の出力、Ｂ入力は定数回路５の出力が選択され
るが、この時レジスタ１の入力はメモリアドレスレジス
タ７の出力を選択し、レジスタ１はセットパルスｅのた
めセットされ、メモリアドレスレジスタ７はＡ十Ｍ＋１
となるがレジスタｌはＡ＋Ｍと変化する。

次のユニットタイミングｍ＋２以降は再ひレジスタ１は
セットされずユニット・タイミング２ｍ迄はメモリアド
レスレジスタ７がインクレメントされて行く。ユニット
・タイミング２ｍとなると、八人力はレジスタ１（この
時の内容はＡ＋Ｍ）　。

Ｂ入力はレジスタ２の出力を選択しメモリアドレスレジ
スタ７はＡ＋２Ｍとなる。

次のユニット・タイミンク’２　ｍ　−１−１ではｍ＋
１の時と同様にレジスタ１０セツトも行われ、結果メモ
リアドレスレジスタ７はＡ＋２Ｍ＋１．レジスタ１はＡ
＋２Ｍとなる。以下ｎｍ迄メモリアドレスレジスタ７は
インクレメントされる。

この様にしてユニット・タイミングｍｎまで制御信号が
発生することによりメモリ・アドレスが第３図のごとく
発生する。

〔発明の効果〕

本発明によれば上位装置による介入なしに高速に５スタ
・スキャン方式の表示メモリの一部のエリヤを連続的に
アクセスすることが可能となる。

【図面の簡単な説明】

第１図は表示メモリの一例の構成図、第２図は本発明の
アドレス生成回路の一実施例のブロック図、第３図は生
成されたメモリアドレスのタイムチャートを示す。 １〜４・・・・・・Ａ、Ｍ、ｍ、ｎの値を保持するレジ
スタ、５・・・・・・定数回路、６・・・・・・加減算
回路、７・・・・・・メモリ・アクセス喝レジスタ、８
・・・・・・制御回路。 箭　ｌ　図 第３　図

Claims (1)

1. 【特許請求の範囲】 連続した番地０〜ＭＸＮ−１が付与されているＭ列Ｎ行
   のメモリ空間の中で前記ＪＮよシ夫々小さい値のｍ、ｎ
   を有するｍ行ｎ列のメモリ空間を先頭帯地Ａを決めるこ
   とによシ設定するに際して、前記Ａ　、　Ｍ　、　ｍ　
   、　ｎの値を保持するレジスタと、ｍ。 ｎの値をもとに、加減算を制御する制御信号を発生する
   制御回路と、前記制御信号により加算又は減算を行う加
   減算回路と、演η、結果を保持するメモリ・アドレス・
   レジスタを含み、ｍ行ｎ列のメモリ空間のアドレスを時
   間的に連続して生成することを特徴とするアドレス生成
   回路。