JPS60211972A - 光集積回路 - Google Patents
光集積回路Info
- Publication number
- JPS60211972A JPS60211972A JP59069302A JP6930284A JPS60211972A JP S60211972 A JPS60211972 A JP S60211972A JP 59069302 A JP59069302 A JP 59069302A JP 6930284 A JP6930284 A JP 6930284A JP S60211972 A JPS60211972 A JP S60211972A
- Authority
- JP
- Japan
- Prior art keywords
- jfet
- integrated circuit
- region
- inp substrate
- optical integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
- H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
- H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
Landscapes
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半絶縁性インジウム・リン基板上に元素子と
電気素子を集積した光集積回路に関する。
電気素子を集積した光集積回路に関する。
従来例の構成どその問題点
元ファイバ通信技術の発展に伴い、赤外域での受発光素
子をはじめとする元デバイスの開発が活発である。特に
元ファイバの低損失域である１μｍ帯は高速、大容量の
通信をめざした素子が開発されている。１μｍ帯に対応
するバンドギャップをもった材料として、ＩｎＰ基板に
格子整合して成長したＩｎＧａＡｓＰ 、 ＩｎＧａＡ
ｓ等の混晶が用いられる。
子をはじめとする元デバイスの開発が活発である。特に
元ファイバの低損失域である１μｍ帯は高速、大容量の
通信をめざした素子が開発されている。１μｍ帯に対応
するバンドギャップをもった材料として、ＩｎＰ基板に
格子整合して成長したＩｎＧａＡｓＰ 、 ＩｎＧａＡ
ｓ等の混晶が用いられる。
元デバイスとして高速の動作を目標にしたとき、ＩｎＰ
系化合物半導体の高い電子易動度を利用して、受発光素
子等の元素子と電気素子をモノリシックに一体化するこ
とによって配線容量を低減し、高速高信頼性の光集積回
路を作成する試みがなされている。以下に受光用集積回
路を例にとって従来例とその問題点を述べる。
系化合物半導体の高い電子易動度を利用して、受発光素
子等の元素子と電気素子をモノリシックに一体化するこ
とによって配線容量を低減し、高速高信頼性の光集積回
路を作成する試みがなされている。以下に受光用集積回
路を例にとって従来例とその問題点を述べる。
１μｍ帯域の受光素子として（は、現在Ｇｅのアバラン
シェフォトダイオードが主に用いられているが、暗電流
が太きい、温度特性が悪いなどの材料としての欠点があ
り、また高バイアスを印加するという回路構成上の難点
も存在した。一方、低バイアスで動作が可能なフォトダ
イオードは、受光感度が低いため充電流の増幅器が必要
である。
シェフォトダイオードが主に用いられているが、暗電流
が太きい、温度特性が悪いなどの材料としての欠点があ
り、また高バイアスを印加するという回路構成上の難点
も存在した。一方、低バイアスで動作が可能なフォトダ
イオードは、受光感度が低いため充電流の増幅器が必要
である。
ＩｎＰ基板上にフォトダイオードとモノリシックに一体
化する増幅素子としては、バイポーラトランジスタ、絶
縁ゲート型ＦＥＴ（ＭＩＳＦＥＴ ）、ショットキー障
壁）ＦＥＴ （ＭＥＳＦＥＴ ）、接合形ＦＥＴ（ＪＦ
ＥＴ）などが考えられる。しかし、ＩｎＰ及びＩｎＰに
格子整合する化合物半導体混晶に対しては良好なショッ
トキー障壁となる金属がないため、 ＧａＡｓ系でのよ
うな特性の良いＭＥＳＦＥＴが得られない。またドリフ
トのない良好な界面特性を示す絶縁膜が得られていない
ためＭＩＳＦＥＴも難しい。一方、ＩｎＰ系化合物半導
体に対してはｎ形拡散が難しいためバイポーラトランジ
スタの作成には接合をエピタキシャル層で作らなければ
ならず、段差の多い複雑な構造とならざるを得ない。そ
こで増幅回路として接合形ＦＥＴ（ＪＦＥＴ）を使った
フォトダイオード／ＦＥＴ一体化光集積回路の開発が試
みられている。その−例を第１図に示す。半絶縁性Ｆｅ
ドープＩｎＰ基板１上に受光部及びＪＦＭＴの活性層
となるアンドープＩ ｎｏ、ｓ３ Ｇａ Ｄ、 Ｉ１７
Ａ ６窄２をエピタキシャル層長させ、受光部３、ゲ
ート部３′となるｐ影領域をＺｎ等の拡散によって形成
する。受光領域８とＦＥＴ部９を分離するため溝１０を
掘り、ソース、ドレイン電ｍ４１４’、受光部ｎ側電極
５を形成し、ゲート電極６と受光部ｐ側電極７を結ぶと
フォトダイオード、ＪＦＥＴ一体化素子を得る。
化する増幅素子としては、バイポーラトランジスタ、絶
縁ゲート型ＦＥＴ（ＭＩＳＦＥＴ ）、ショットキー障
壁）ＦＥＴ （ＭＥＳＦＥＴ ）、接合形ＦＥＴ（ＪＦ
ＥＴ）などが考えられる。しかし、ＩｎＰ及びＩｎＰに
格子整合する化合物半導体混晶に対しては良好なショッ
トキー障壁となる金属がないため、 ＧａＡｓ系でのよ
うな特性の良いＭＥＳＦＥＴが得られない。またドリフ
トのない良好な界面特性を示す絶縁膜が得られていない
ためＭＩＳＦＥＴも難しい。一方、ＩｎＰ系化合物半導
体に対してはｎ形拡散が難しいためバイポーラトランジ
スタの作成には接合をエピタキシャル層で作らなければ
ならず、段差の多い複雑な構造とならざるを得ない。そ
こで増幅回路として接合形ＦＥＴ（ＪＦＥＴ）を使った
フォトダイオード／ＦＥＴ一体化光集積回路の開発が試
みられている。その−例を第１図に示す。半絶縁性Ｆｅ
ドープＩｎＰ基板１上に受光部及びＪＦＭＴの活性層
となるアンドープＩ ｎｏ、ｓ３ Ｇａ Ｄ、 Ｉ１７
Ａ ６窄２をエピタキシャル層長させ、受光部３、ゲ
ート部３′となるｐ影領域をＺｎ等の拡散によって形成
する。受光領域８とＦＥＴ部９を分離するため溝１０を
掘り、ソース、ドレイン電ｍ４１４’、受光部ｎ側電極
５を形成し、ゲート電極６と受光部ｐ側電極７を結ぶと
フォトダイオード、ＪＦＥＴ一体化素子を得る。
しかじ液相エピタキシャル成長させたＩｎＧａ Ａｓは
その膜厚の制御性に乏しく、ＪＦＥＴのチャネル深さの
ばらつきが大きい。一般にＪＦＥＴのドレイン・ノース
間飽和電流は、チャネル深さの３乗に比例するため、チ
ャネル深きの制御性はそのまま素子特性のばらつきとな
り、量産性、制御性に欠けた素子となる。
その膜厚の制御性に乏しく、ＪＦＥＴのチャネル深さの
ばらつきが大きい。一般にＪＦＥＴのドレイン・ノース
間飽和電流は、チャネル深さの３乗に比例するため、チ
ャネル深きの制御性はそのまま素子特性のばらつきとな
り、量産性、制御性に欠けた素子となる。
また素子間分離のため溝１０を作成するが、配線切れを
防ぐためこのようなメサ構造では微細化が困難であり、
多数の能動素子や抵抗素子を集積化する上で障害となる
。
防ぐためこのようなメサ構造では微細化が困難であり、
多数の能動素子や抵抗素子を集積化する上で障害となる
。
また、高速高信頼性の光集積回路として例えはｖ−サー
ダイオードとその駆動回路のモノリシック一体化光集積
回路、さらにはこれらの元素子と電気素子のワンチップ
化を考えた時、上に述べたような受光用光集積回路での
問題はそのままあてはまる。
ダイオードとその駆動回路のモノリシック一体化光集積
回路、さらにはこれらの元素子と電気素子のワンチップ
化を考えた時、上に述べたような受光用光集積回路での
問題はそのままあてはまる。
発明の目的
本発明は上記従来の問題点を解消し、高速高信頼性の光
集積回路を制御性再現性よく製造する方法を提供するも
のである。
集積回路を制御性再現性よく製造する方法を提供するも
のである。
発明の構成
本発明は半絶縁性ＩｎＰ基板上に元素子となる部分のみ
にＩｎｘＧａ、、、、２：ＡｓｙＰｌ−ｙ （０＜ｘ≦
１，０≦ｙ≦１）エピタキシャル層を有し、それ以外の
露出した半絶縁性ＩｎＰ基板内に形成したＪＦＥＴを用
いて電気素子を構成する光集積回路であり、電気素子部
を半絶縁性基板に形成したＪＦＥＴで構成することによ
り、集積化を容易にし、制御性良く光集積回路を製造す
ることを可能にするものである。元素子とは、半導体レ
ーザ、発光ダイオードなどの発光素子、フォトダイオー
ドやフォトトランジスタなどの受光素子、および光分岐
器、方向性結合器などの光受動素子を示している。
にＩｎｘＧａ、、、、２：ＡｓｙＰｌ−ｙ （０＜ｘ≦
１，０≦ｙ≦１）エピタキシャル層を有し、それ以外の
露出した半絶縁性ＩｎＰ基板内に形成したＪＦＥＴを用
いて電気素子を構成する光集積回路であり、電気素子部
を半絶縁性基板に形成したＪＦＥＴで構成することによ
り、集積化を容易にし、制御性良く光集積回路を製造す
ることを可能にするものである。元素子とは、半導体レ
ーザ、発光ダイオードなどの発光素子、フォトダイオー
ドやフォトトランジスタなどの受光素子、および光分岐
器、方向性結合器などの光受動素子を示している。
実施例の説明
第２図を用いて本発明を受光用光集積回路に適用した一
実施例を説明する。半絶縁性ＦｅドープＩｎＰ基板１１
上にＰＩＮフォトダイオードとなるエピタキシャル層ｎ
−工ｎＧａＡｓＰ １２、アンドープＩｎＰ １３、
アンドープＩｎＧａＡｓ １４ ｆ、（液相成長させる
。次に受光部分となる領域以外のエピタキシャル層を選
択的に除去する。ＩｎＧａＡｓ 、 ＩｎＧａＡｓＰ層
をＨ２ＳＯ４：Ｈ２Ｏ２：Ｈ２０溶液で、ＩｎＰ層をＨ
Ｃｌ： Ｈ３ＰＯ４溶液でエツチングすれば選択的に半
絶縁性ＩｎＰ基板を露出させることができる０第２図ｂ
″′ｃはフォトダイオード部のｎ側電極の取り出しが可
能なようにＩｎＧａＡｓＰ層１２を部分約１２出させて
いる。ＪＦＥＴ部のチャネル領域は例えばＳｉイオ７’
（ｚ加速電圧２８０ｋｅｙ、ドーズ５Ｘ１０１２ｃ１１
、２９０ ｋｅＶ 、 １ Ｘ １０ Ｃｍ で二重
注入し、８００°Ｃ１１０秒のフラッシュアニールを施
して深さ１μｍのｎ影領域１５を形成する（第２図Ｃ）
。
実施例を説明する。半絶縁性ＦｅドープＩｎＰ基板１１
上にＰＩＮフォトダイオードとなるエピタキシャル層ｎ
−工ｎＧａＡｓＰ １２、アンドープＩｎＰ １３、
アンドープＩｎＧａＡｓ １４ ｆ、（液相成長させる
。次に受光部分となる領域以外のエピタキシャル層を選
択的に除去する。ＩｎＧａＡｓ 、 ＩｎＧａＡｓＰ層
をＨ２ＳＯ４：Ｈ２Ｏ２：Ｈ２０溶液で、ＩｎＰ層をＨ
Ｃｌ： Ｈ３ＰＯ４溶液でエツチングすれば選択的に半
絶縁性ＩｎＰ基板を露出させることができる０第２図ｂ
″′ｃはフォトダイオード部のｎ側電極の取り出しが可
能なようにＩｎＧａＡｓＰ層１２を部分約１２出させて
いる。ＪＦＥＴ部のチャネル領域は例えばＳｉイオ７’
（ｚ加速電圧２８０ｋｅｙ、ドーズ５Ｘ１０１２ｃ１１
、２９０ ｋｅＶ 、 １ Ｘ １０ Ｃｍ で二重
注入し、８００°Ｃ１１０秒のフラッシュアニールを施
して深さ１μｍのｎ影領域１５を形成する（第２図Ｃ）
。
次に例えばＺｎイオンを用い、加速電圧２５０ｋｅｖ
、ドーズ１×１０ ｃｍ でイオン注入し７５０’０１
０秒のフラッシュアニールによって受光部１６′とＦＥ
Ｔのゲート領域１６となる深さ０．５μｍのｐ影領域を
形成する（第２図ｄ）。なおこのｐ領域の形成はＺｎの
他ＣＣβ、 Ｂｅ 、 Ｍｇ等のイオン注入、または拡
散速度が遅く浅い接合を制御性良く作れるＣｄ等の熱拡
散であってもよい。ｎ形電極としてＡｕ／Ｓｎ １７，
１７’、１８．ｐ形電極としてＡｕ／ Ｚｎ １９ 、
１９’を蒸着するとＰＩＮフォトダイオード、ＪＦＥＴ
一体化素子（第２図ｅ）が得られる。実際の素子作成に
際しては、反射防止膜と表面保護膜を兼ねた絶縁膜を堆
積した後、ボンディング用のパッドを形成する。
、ドーズ１×１０ ｃｍ でイオン注入し７５０’０１
０秒のフラッシュアニールによって受光部１６′とＦＥ
Ｔのゲート領域１６となる深さ０．５μｍのｐ影領域を
形成する（第２図ｄ）。なおこのｐ領域の形成はＺｎの
他ＣＣβ、 Ｂｅ 、 Ｍｇ等のイオン注入、または拡
散速度が遅く浅い接合を制御性良く作れるＣｄ等の熱拡
散であってもよい。ｎ形電極としてＡｕ／Ｓｎ １７，
１７’、１８．ｐ形電極としてＡｕ／ Ｚｎ １９ 、
１９’を蒸着するとＰＩＮフォトダイオード、ＪＦＥＴ
一体化素子（第２図ｅ）が得られる。実際の素子作成に
際しては、反射防止膜と表面保護膜を兼ねた絶縁膜を堆
積した後、ボンディング用のパッドを形成する。
このようにして作成したＰＩＮフォトダイオードＪＦＥ
Ｔ一体化素子のＪＦＥＴのチャネル部分は半絶縁性基板
中にイオン注入によって作られるため、エピタキシャル
層を用いた素子に比べてはるかに制御性良くチャネル深
さをコントロールすることができ、ばらつきの少ない素
子特性を実現することができる。また増幅素子としてＪ
ＦＫＴを用いているため、ＭＥＳＦＥＴやＭＩＳＦＥＴ
で問題となる表面の不安定性や複雑な表面処理等の必要
もない。上記実施例では簡単のため、フォトダイオード
に増幅回路として単一のＪＦＥＴのみを集積化した例を
示したが、さらに次段の増幅器、抵抗素子、これらの素
子への電流供給素子等の電気素子を集積した光集積回路
においては、素子間分離の工程を必要としない本発明の
構造は集積化の容易さという点で大きな効果がある。
Ｔ一体化素子のＪＦＥＴのチャネル部分は半絶縁性基板
中にイオン注入によって作られるため、エピタキシャル
層を用いた素子に比べてはるかに制御性良くチャネル深
さをコントロールすることができ、ばらつきの少ない素
子特性を実現することができる。また増幅素子としてＪ
ＦＫＴを用いているため、ＭＥＳＦＥＴやＭＩＳＦＥＴ
で問題となる表面の不安定性や複雑な表面処理等の必要
もない。上記実施例では簡単のため、フォトダイオード
に増幅回路として単一のＪＦＥＴのみを集積化した例を
示したが、さらに次段の増幅器、抵抗素子、これらの素
子への電流供給素子等の電気素子を集積した光集積回路
においては、素子間分離の工程を必要としない本発明の
構造は集積化の容易さという点で大きな効果がある。
このようにして得られるＰＩＮフォトダイオードとＪＦ
ＥＴ増幅器からなる受光用光集積回路は従来のＰＩＮフ
ォトダイオード、増幅器集積化素子に比べて制御性良い
、高歩留りの素子を提供し、高速高信頼性愛元素子を実
現するものである。なお、上記実施例では、受光部とな
るエピタキシャル層は、基板上全面に成長した後、選択
的に除去する方法をとったが、第３図の如くあらかじめ
受光部２１以外の部分を絶縁膜２２で被覆しておき所望
の領域に選択的に成長させてもよく、第４図の如く基板
１１をあらかじめ受光部２１のみエツチングした後、選
択的に成長させてもよい。またエピタキシャル成長の方
法はＬＰＥに限らず、ＶＰＥ、ＭＯＣＶＤ、ＭＢＥ法等
であッテモヨイコとはもちろんである。
ＥＴ増幅器からなる受光用光集積回路は従来のＰＩＮフ
ォトダイオード、増幅器集積化素子に比べて制御性良い
、高歩留りの素子を提供し、高速高信頼性愛元素子を実
現するものである。なお、上記実施例では、受光部とな
るエピタキシャル層は、基板上全面に成長した後、選択
的に除去する方法をとったが、第３図の如くあらかじめ
受光部２１以外の部分を絶縁膜２２で被覆しておき所望
の領域に選択的に成長させてもよく、第４図の如く基板
１１をあらかじめ受光部２１のみエツチングした後、選
択的に成長させてもよい。またエピタキシャル成長の方
法はＬＰＥに限らず、ＶＰＥ、ＭＯＣＶＤ、ＭＢＥ法等
であッテモヨイコとはもちろんである。
上記実施例では、元素子として、ＩｎＧａＡｓ 。
ＩｎＰ、 ＩｎＧａＡｓＰの３層から成るＰＩＮフォト
ダイオードを集積したが、本発明の適用は受光素子に
・限定されるものではなく、例えばＩｎＰ 、 ＩｎＧ
ａＡｓＰダブルヘテロエピタキシャル層を用いたレーザ
ーダイオードを元素子とし、その駆動回路’１ＪＦＥＴ
で構成する光集積回路を形成することも可能である。さ
らに、半絶縁性基板上に受光１発光、変調等複数の元素
子を各々別個のエピタキシャル構造で選択的に形成した
後それらの間を露出した半絶縁性ＩｎＰ基板上に形成し
た電気素子で結んだ本格的元年回路をも実現することが
できるものである。
ダイオードを集積したが、本発明の適用は受光素子に
・限定されるものではなく、例えばＩｎＰ 、 ＩｎＧ
ａＡｓＰダブルヘテロエピタキシャル層を用いたレーザ
ーダイオードを元素子とし、その駆動回路’１ＪＦＥＴ
で構成する光集積回路を形成することも可能である。さ
らに、半絶縁性基板上に受光１発光、変調等複数の元素
子を各々別個のエピタキシャル構造で選択的に形成した
後それらの間を露出した半絶縁性ＩｎＰ基板上に形成し
た電気素子で結んだ本格的元年回路をも実現することが
できるものである。
発明の効果
本発明の光集積回路は、半絶縁性ＩｎＰ基板上にＩｎ工
（ｒａ、−アＡｓｙ Ｐ 、−、、多層エピタキシャル
層から成る元素子を有し、光素子部分以外の露出した半
絶縁性ＩｎＰ基板に、接合形電界効果トランジスタから
成る電気素子を形成することによって、元素子と電気素
子の集積化を実現したもので、このような構成をとるこ
とによって、制御性量産性に富んだ高速高信頼性の光集
積回路を提供するものでありその実用的効果はきわめて
太きい。
（ｒａ、−アＡｓｙ Ｐ 、−、、多層エピタキシャル
層から成る元素子を有し、光素子部分以外の露出した半
絶縁性ＩｎＰ基板に、接合形電界効果トランジスタから
成る電気素子を形成することによって、元素子と電気素
子の集積化を実現したもので、このような構成をとるこ
とによって、制御性量産性に富んだ高速高信頼性の光集
積回路を提供するものでありその実用的効果はきわめて
太きい。
第１図は従来の受光用光集積回路の断面図、第２図（ａ
）〜（ｅ）は本発明の実施例における光集積回路の製造
工程図、第３図、第４図は本発明の他の実施例の集積回
路の説明図である。 １１・・・・・・半絶縁性ＦｅドープＩｎＰ基板、１５
・・・・・Ｓｉ注注入ｎ領領域１６・・・・・・ＪＦＥ
Ｔゲート領域、１６′・・・・・受光部ｐ″−−領域０
・・・・・・ＪＦＩｉ：Ｔ部、２１・・・・・・ＰＩＮ
フォトダイオード部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ｎ ｅｕ
）〜（ｅ）は本発明の実施例における光集積回路の製造
工程図、第３図、第４図は本発明の他の実施例の集積回
路の説明図である。 １１・・・・・・半絶縁性ＦｅドープＩｎＰ基板、１５
・・・・・Ｓｉ注注入ｎ領領域１６・・・・・・ＪＦＥ
Ｔゲート領域、１６′・・・・・受光部ｐ″−−領域０
・・・・・・ＪＦＩｉ：Ｔ部、２１・・・・・・ＰＩＮ
フォトダイオード部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ｎ ｅｕ
Claims (1)
- 半絶縁性インジウム・リン基板と、前記基板上の一部に
元素子となるインジウム・ガリウム・ヒ素・リン（Ｉｎ
ｘＧａ１−、Ａ８ｙ’Ｐ、−ｙ 、Ｏ＜ｘ≦１゜０≦ｙ
≦１）エピタキシャル層を一層以上有し、元素子となる
領域以外の露出した前記基板内に接合形電界効果トラン
ジスタを含む電気素子を有することを特徴とする光集積
回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59069302A JPS60211972A (ja) | 1984-04-06 | 1984-04-06 | 光集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59069302A JPS60211972A (ja) | 1984-04-06 | 1984-04-06 | 光集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60211972A true JPS60211972A (ja) | 1985-10-24 |
Family
ID=13398629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59069302A Pending JPS60211972A (ja) | 1984-04-06 | 1984-04-06 | 光集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346782A (ja) * | 1986-08-15 | 1988-02-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体受光・増幅装置 |
| EP0286348A3 (en) * | 1987-04-10 | 1991-12-11 | AT&T Corp. | Vertically integrated photodetector-amplifier |
-
1984
- 1984-04-06 JP JP59069302A patent/JPS60211972A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346782A (ja) * | 1986-08-15 | 1988-02-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体受光・増幅装置 |
| EP0286348A3 (en) * | 1987-04-10 | 1991-12-11 | AT&T Corp. | Vertically integrated photodetector-amplifier |
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