JPS60211984A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60211984A JPS60211984A JP59067630A JP6763084A JPS60211984A JP S60211984 A JPS60211984 A JP S60211984A JP 59067630 A JP59067630 A JP 59067630A JP 6763084 A JP6763084 A JP 6763084A JP S60211984 A JPS60211984 A JP S60211984A
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- Japan
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- semiconductor layer
- semiconductor
- type
- impurities
- layer
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Recrystallisation Techniques (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に関する。詳しくは、電子親和力の
相異なる２種の半導体よりなる層を接合することによっ
て形成される接合面の近傍に発生する電子濃度を制御す
る半導体装置の拡張に関する。
相異なる２種の半導体よりなる層を接合することによっ
て形成される接合面の近傍に発生する電子濃度を制御す
る半導体装置の拡張に関する。
従来の電界効果トランジスタ（主としてＭＯ８型トラン
ジスタ）のＩＣ化には、材料としてシリコン（Ｓｉ）が
使用されていた。しかし、シリコン（Ｓｉ）中のキャリ
ヤである電子、正孔の移動度には限界があるため、素子
の高速化を目的としてソース・ドレイン間隔を小さくし
ても、一定の限界があった。そこで、キャリヤ移動度（
特に、電子移動度）の大きい材料として化合物半導体が
考えられた。この化合物半導体における高い電子移動度
のメリットを利用する能動的半導体装置として、ＨＥ
Ｍ Ｔ （Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌ
ｉｔｙ Ｔｒａｎｓｉ −５ｔｏｒ）が知られている。
ジスタ）のＩＣ化には、材料としてシリコン（Ｓｉ）が
使用されていた。しかし、シリコン（Ｓｉ）中のキャリ
ヤである電子、正孔の移動度には限界があるため、素子
の高速化を目的としてソース・ドレイン間隔を小さくし
ても、一定の限界があった。そこで、キャリヤ移動度（
特に、電子移動度）の大きい材料として化合物半導体が
考えられた。この化合物半導体における高い電子移動度
のメリットを利用する能動的半導体装置として、ＨＥ
Ｍ Ｔ （Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌ
ｉｔｙ Ｔｒａｎｓｉ −５ｔｏｒ）が知られている。
第１図に、ＨＥＭＴの基本構造を示す。図において％
１１は絶縁性又は半絶縁性の例えばガリュウム砒素（Ｇ
ａＡｓ ）よりなる基板であり、１２はノンドープ又は
ｎ−型のガリュウム砒素（ＧａＡｓ）よりなる層（チャ
ンネル層）であり、１３．１４は金ゲルマニーウム（Ａ
ｕＧｅ）合金化されたソース・ドレイン領域であり、１
３’、１４’はソース電極・ドレイン電極であり％ １
５はｎ型のアルミニーウムガリュウム砒素（ＡＩＧａＡ
ｓ）よりなる電子供給層であり、１６はショットキ接合
型又は絶縁ゲート型の制御電極（ゲート電極）である。
１１は絶縁性又は半絶縁性の例えばガリュウム砒素（Ｇ
ａＡｓ ）よりなる基板であり、１２はノンドープ又は
ｎ−型のガリュウム砒素（ＧａＡｓ）よりなる層（チャ
ンネル層）であり、１３．１４は金ゲルマニーウム（Ａ
ｕＧｅ）合金化されたソース・ドレイン領域であり、１
３’、１４’はソース電極・ドレイン電極であり％ １
５はｎ型のアルミニーウムガリュウム砒素（ＡＩＧａＡ
ｓ）よりなる電子供給層であり、１６はショットキ接合
型又は絶縁ゲート型の制御電極（ゲート電極）である。
１７は電子供給層１５とチャンネル層１２との電子親和
力の差により、界面近傍のチャンネル層１２中に発生す
る電子蓄積層である。このような構造の素子は通常ノー
マリ・オンのＤ（ディプレッション）型ＦＥＴとなる。
力の差により、界面近傍のチャンネル層１２中に発生す
る電子蓄積層である。このような構造の素子は通常ノー
マリ・オンのＤ（ディプレッション）型ＦＥＴとなる。
一方、第２図はＨＨＭＴの欠点を補うべ〈発明されたＳ
Ａ ＨＦ Ｅ Ｔ （５ｅｌｆ−Ａｌ ｉｇｎｅｄ
Ｈｅｔｅｒ。
Ａ ＨＦ Ｅ Ｔ （５ｅｌｆ−Ａｌ ｉｇｎｅｄ
Ｈｅｔｅｒ。
５ｔｒｕｃｔｕｒｅ ＦＥＴ ）の基本構造を示す。
２１゜２２．２３．２３’、２４．２４’、２６はそれ
ぞれ１１．１２，１３，１３’、１４．１４’、１６と
同じであるが、これらの両者が決定的に異なるのは、２
５がノン・ドープの例えばＡ Ｉ Ｇ ａＡ ｓ層であ
ることにある。ゲート電極２６の下部にはチャネル（電
子蓄積層）１７に相当するものは通常は存在しない。電
子が現われるのは、ソース電極２３′とゲート電極２６
およびドレイン電極２４′ 間に適当な電位差を与えた
ときのみである。このようｉ？ニー通常８ＡＨＰＥＴは
ノーマリ・オフのＥ（エンハンスメント）型ＦＩｌｉｌ
ｉＴとなる。
２１゜２２．２３．２３’、２４．２４’、２６はそれ
ぞれ１１．１２，１３，１３’、１４．１４’、１６と
同じであるが、これらの両者が決定的に異なるのは、２
５がノン・ドープの例えばＡ Ｉ Ｇ ａＡ ｓ層であ
ることにある。ゲート電極２６の下部にはチャネル（電
子蓄積層）１７に相当するものは通常は存在しない。電
子が現われるのは、ソース電極２３′とゲート電極２６
およびドレイン電極２４′ 間に適当な電位差を与えた
ときのみである。このようｉ？ニー通常８ＡＨＰＥＴは
ノーマリ・オフのＥ（エンハンスメント）型ＦＩｌｉｌ
ｉＴとなる。
ＨＥＭＴおよび５ＡＨＦＥＴは、ヘテロ接合を形成して
、電子親和力の大きな半導体１２（２２）のへテロ界面
近傍に発生する電子濃度（キャリヤ）を制御電極１６（
２６）に印加される電圧で制御して、他に設けられた２
個の領域（ソース領域・ドレイン領域）１３（２３）、
１４（２４）間に介在する導電路のインピーダンスを制
御することを特徴とする電界効果型トランジスタ（ＦＥ
Ｔ）をいう。
、電子親和力の大きな半導体１２（２２）のへテロ界面
近傍に発生する電子濃度（キャリヤ）を制御電極１６（
２６）に印加される電圧で制御して、他に設けられた２
個の領域（ソース領域・ドレイン領域）１３（２３）、
１４（２４）間に介在する導電路のインピーダンスを制
御することを特徴とする電界効果型トランジスタ（ＦＥ
Ｔ）をいう。
しかし、このＨＥＭＴおよび５ＡＨＦＦｉＴには、ＩＣ
化の問題がある。すなわち、■特性の異なる、例えば、
Ｅ型のＦＥＴとＤ型のＦＥＴとを同一基板内に如何にし
て作るか、＠ＩＣ化した素子を如何に結合するか、ＯＩ
Ｃ化した素子の相互作用をなくするために如何に分離す
るか、という諸問題である。
化の問題がある。すなわち、■特性の異なる、例えば、
Ｅ型のＦＥＴとＤ型のＦＥＴとを同一基板内に如何にし
て作るか、＠ＩＣ化した素子を如何に結合するか、ＯＩ
Ｃ化した素子の相互作用をなくするために如何に分離す
るか、という諸問題である。
本発明の目的は、上述の諸問題を解決し、 ５ＡＨＦＥ
Ｔを基本にした半導体集積回路を提供することにある。
Ｔを基本にした半導体集積回路を提供することにある。
まず、本発明の説明に入る前に、本発明に係る半導体装
置の処理技術である、イオン注入法によるチャンネル制
御、つまり、Ａ Ｉ Ｇ ａ Ａ ｓ ／ＧａＡｓ界面
に発生する電子濃度の制御について述べる。
置の処理技術である、イオン注入法によるチャンネル制
御、つまり、Ａ Ｉ Ｇ ａ Ａ ｓ ／ＧａＡｓ界面
に発生する電子濃度の制御について述べる。
ウェーハ全面にノン・ドープ半導体層を成長させ、その
中にＥ−型のＦＢＴを形成した後、Ｄ型のＦＦ１ｉＴを
作る領域にドナーイオンを注入してＥ型のＦＥＴをＤ型
のＰＥＴに変換することにより、同一基板上に、Ｄ型と
Ｅ型のＦＥＴとを作ることができる。つまり、ＦＥＴの
しきい電圧を決定するＡ Ｉ Ｇ ａ Ａ ｓ中の総自
由電子密度（単位面積あたり）をイオン注入によって制
御する。このとき、ヘテロ接合界面の電子蓄積状態の制
御のためには、注入不純物をヘテロ接合界面に到達させ
ることは必要ではなく、電子蓄積層での高電子移動度と
いう長所は何ら阻害されない。
中にＥ−型のＦＢＴを形成した後、Ｄ型のＦＦ１ｉＴを
作る領域にドナーイオンを注入してＥ型のＦＥＴをＤ型
のＰＥＴに変換することにより、同一基板上に、Ｄ型と
Ｅ型のＦＥＴとを作ることができる。つまり、ＦＥＴの
しきい電圧を決定するＡ Ｉ Ｇ ａ Ａ ｓ中の総自
由電子密度（単位面積あたり）をイオン注入によって制
御する。このとき、ヘテロ接合界面の電子蓄積状態の制
御のためには、注入不純物をヘテロ接合界面に到達させ
ることは必要ではなく、電子蓄積層での高電子移動度と
いう長所は何ら阻害されない。
この場合２つの注意が肝要である。その１つは、Ｅ型Ｆ
ＥＴといえども、ゲート電極の下部とソースおよびドレ
イン電極部分の間のオフセット部分のうち、少くともソ
ース側には、ドナーの打込みを必要とすることである。
ＥＴといえども、ゲート電極の下部とソースおよびドレ
イン電極部分の間のオフセット部分のうち、少くともソ
ース側には、ドナーの打込みを必要とすることである。
さもないとこのＦＢＴは動作しない。
次の注意は、従来技術の欠点に関するものである。第３
の層をもうけることなく、第２の半導体層中にイオン打
込みすることにより、ＥおよびＤ型のＰＥＴを作り分け
ることは公知であるが、この場合、導入されたイオンが
一定の幅に分布することからゲート金属下のショットキ
障壁によるドレイン耐圧が極めて低くなる。この欠点を
克服するために、第２の半導体層に不純物を導入した後
、第３の層をその上にもうけて耐圧を高めるようにした
ものが本発明である。
の層をもうけることなく、第２の半導体層中にイオン打
込みすることにより、ＥおよびＤ型のＰＥＴを作り分け
ることは公知であるが、この場合、導入されたイオンが
一定の幅に分布することからゲート金属下のショットキ
障壁によるドレイン耐圧が極めて低くなる。この欠点を
克服するために、第２の半導体層に不純物を導入した後
、第３の層をその上にもうけて耐圧を高めるようにした
ものが本発明である。
この場合、同一基板上にＥおよびＤ型ＦＥＴを作り分け
るために、第２の半導体層はノン・ドープｎ−型でなけ
ればならない。また、耐圧を高めるための第３の層はＤ
およびＥ型ＦＥＴの両者に対して共通して効果がある。
るために、第２の半導体層はノン・ドープｎ−型でなけ
ればならない。また、耐圧を高めるための第３の層はＤ
およびＥ型ＦＥＴの両者に対して共通して効果がある。
以下、本発明の一実施例を第３図により説明する。
半絶縁性Ｇ ａ Ａ ｓ基板３１上に、分子線エピタキ
シー法を用いて、不純物を故意には添加しないＧ ａ
Ａ ｓ層（３２）約１ μｍ（通常、５０００λ〜１．
５μｍ程度としている。）を基板温度５８０℃にて成長
したのち、Ａ／とＧａとの組成比が約０．３二０．７に
なるＡ ｔ Ｇ ａ Ａ ｓ層（３５）を１０００人（
大略５００〜５０００人の範囲で選択している。）成長
させる。いずれの層にも不純物は特に添加しないが、Ｇ
ａ Ａ ｓ層３２中でのドナー濃度は約５ＸＩＯ而−
３であった。
シー法を用いて、不純物を故意には添加しないＧ ａ
Ａ ｓ層（３２）約１ μｍ（通常、５０００λ〜１．
５μｍ程度としている。）を基板温度５８０℃にて成長
したのち、Ａ／とＧａとの組成比が約０．３二０．７に
なるＡ ｔ Ｇ ａ Ａ ｓ層（３５）を１０００人（
大略５００〜５０００人の範囲で選択している。）成長
させる。いずれの層にも不純物は特に添加しないが、Ｇ
ａ Ａ ｓ層３２中でのドナー濃度は約５ＸＩＯ而−
３であった。
ついで、所定の領域により高濃度の電子を発生させるた
めにＳｉを打込む。ＡＩ！ＧａＡｓ３５の上ニＣＶ Ｄ
法によりＳｉＯ２を１μｍ成長せしめた後、フｔトリソ
グラフィ法により所定のパタンに８ｉ０□を加工して３
６１とする。このＳｉＯ２をイオン打込みの際のマスク
として８ｉイオン３９を７゜Ｋ ｅ Ｖで２Ｘ１０１３
ｃｍ−２打込む。イオン打込みにより発生した格子欠陥
を除去し、イオンを活性化させるために、７５０°０，
３０分間のアニールを行なった。第３図に３３．３４と
して示したのがこの不純物領域である。イオンの活性化
率を高めるためには８５０°Ｃの高温でアニールする方
が望ましいが、Ａ／ＧａＡｓ 、ＧａＡｓ 界面のボケ
を防ぎ、また不純物の拡散を防ぐために上記の温度で’
７−−ルを行なっている。
めにＳｉを打込む。ＡＩ！ＧａＡｓ３５の上ニＣＶ Ｄ
法によりＳｉＯ２を１μｍ成長せしめた後、フｔトリソ
グラフィ法により所定のパタンに８ｉ０□を加工して３
６１とする。このＳｉＯ２をイオン打込みの際のマスク
として８ｉイオン３９を７゜Ｋ ｅ Ｖで２Ｘ１０１３
ｃｍ−２打込む。イオン打込みにより発生した格子欠陥
を除去し、イオンを活性化させるために、７５０°０，
３０分間のアニールを行なった。第３図に３３．３４と
して示したのがこの不純物領域である。イオンの活性化
率を高めるためには８５０°Ｃの高温でアニールする方
が望ましいが、Ａ／ＧａＡｓ 、ＧａＡｓ 界面のボケ
を防ぎ、また不純物の拡散を防ぐために上記の温度で’
７−−ルを行なっている。
なお、上記ドナー不純物としては８ｉの外にＧｅ、Ｓｎ
、Ｔｅ、８ｅ、Ｓ等を用いることが出来る。
、Ｔｅ、８ｅ、Ｓ等を用いることが出来る。
大略１０１３〜１０１４ｃｍ”の程度をイオン打込みす
るが不純物濃度はキャリヤなどの程度要求するかに応じ
て設定される。イオ、ン打込みのエネルギーは打込み元
素に応じて異なるが、５０〜２００ＫｅＶ程度の範囲を
使用する。
るが不純物濃度はキャリヤなどの程度要求するかに応じ
て設定される。イオ、ン打込みのエネルギーは打込み元
素に応じて異なるが、５０〜２００ＫｅＶ程度の範囲を
使用する。
この工程でイオンを打込まれる領域は将来、Ｄ型ＦＥＴ
となるべき領域、Ｅ型ＦＥＴのオフセット部分および各
素子間の電気的結合のための配線部分となるべき領域で
ある。
となるべき領域、Ｅ型ＦＥＴのオフセット部分および各
素子間の電気的結合のための配線部分となるべき領域で
ある。
次に、打込みマスクとして用いた５ｉＯ２３５１をエツ
チングし去り、 ＡＩ！、、Ｇ ａ Ａ ｓ ３５を全
面露出せしめる。その後の第３の層の材質および作成方
法により、大きく分けて次の３つの場合を試みた。
チングし去り、 ＡＩ！、、Ｇ ａ Ａ ｓ ３５を全
面露出せしめる。その後の第３の層の材質および作成方
法により、大きく分けて次の３つの場合を試みた。
囚 基板をＭＢＥ装置内にセットして、前述したのと同
様の方法でノンドープのＡ ／ Ｇ ａ Ａ ｓあるい
はＧａＡｓ４５１を５００Ａ程度へテロエビタクシアル
成長させた。この場合Ｇ ａ Ａ ｓ を選ぶとその後
の電極を形成する工程が楽になる長所があるが、バンド
ギャップが小さいために耐圧という点ではＡ Ｉ Ｇ
ａ Ａ ｓに劣る（、Ａ７ＧａＡｓはその後の合金化や
イオン打込みに対する工程で短所をもつが、耐圧の点で
有利である。いずれを用いても、通常の、４５１層を用
いないで素子を形成した場合に比して、ドレイン耐圧＋
３■の改善をみた。
様の方法でノンドープのＡ ／ Ｇ ａ Ａ ｓあるい
はＧａＡｓ４５１を５００Ａ程度へテロエビタクシアル
成長させた。この場合Ｇ ａ Ａ ｓ を選ぶとその後
の電極を形成する工程が楽になる長所があるが、バンド
ギャップが小さいために耐圧という点ではＡ Ｉ Ｇ
ａ Ａ ｓに劣る（、Ａ７ＧａＡｓはその後の合金化や
イオン打込みに対する工程で短所をもつが、耐圧の点で
有利である。いずれを用いても、通常の、４５１層を用
いないで素子を形成した場合に比して、ドレイン耐圧＋
３■の改善をみた。
（Ｂ） （Ａ）と同様であるがＧ ａ Ａ ｓ 成長時
に電子線源からＣｒを同時に蒸着させることによりＣｒ
ドープの半絶縁性ＧａＡｓとした。この層は３００Ａで
も絶縁膜と同様の効果があり、耐圧はやはり３■以上改
善された。Ｃｒ以外にも深い を生じる不純物として、
遷移金属やＡｕ。
に電子線源からＣｒを同時に蒸着させることによりＣｒ
ドープの半絶縁性ＧａＡｓとした。この層は３００Ａで
も絶縁膜と同様の効果があり、耐圧はやはり３■以上改
善された。Ｃｒ以外にも深い を生じる不純物として、
遷移金属やＡｕ。
Ｃｕなどが有効である。
（Ｃ） 第３の層４５１を非晶質ガラスとした。熱ＣＶ
Ｄ法あるいはプラズマＣＶＤ法あるいはプラズマＣＶＤ
法によるＡｌ２Ｏ３，ＳｉＯ□。
Ｄ法あるいはプラズマＣＶＤ法あるいはプラズマＣＶＤ
法によるＡｌ２Ｏ３，ＳｉＯ□。
Ｓｉ 、Ｎ、、ａ−８ｉ ：Ｈなどの１００Ａ程度の膜
が有効であった。ただし、この場合、耐圧の改善には有
効であっても、その後のソース・ドレイン電極工程のと
きに絶縁膜は邪魔となることから、チップの外部との間
にボンディングなどで電気接続をする際には、この絶縁
膜に穴明は工程を行って後、合金化などの工程をとらな
ければならない点が不利となる。
が有効であった。ただし、この場合、耐圧の改善には有
効であっても、その後のソース・ドレイン電極工程のと
きに絶縁膜は邪魔となることから、チップの外部との間
にボンディングなどで電気接続をする際には、この絶縁
膜に穴明は工程を行って後、合金化などの工程をとらな
ければならない点が不利となる。
以上の工程の後、電極５０形成工程をとる。それはたと
えばＡｕ−（）ｅ合金（２０００人）−Ｎｉ（１００人
） −Ａ ｕ −Ｇ ｅ合金（３０００人）を所定部分
に積層し、Ｈ２中、４００℃、５分程度加熱することに
よって形成される。
えばＡｕ−（）ｅ合金（２０００人）−Ｎｉ（１００人
） −Ａ ｕ −Ｇ ｅ合金（３０００人）を所定部分
に積層し、Ｈ２中、４００℃、５分程度加熱することに
よって形成される。
最終的な構造を第４図に示す。ゲート電極４６１の部分
はＤ型ＦＥＴを形成し、４６２の部分はＥ型ＦＥＴを形
成する、イオン打込みされた部分４３および４４はＥ型
ＦＥＴのオフセット部分を空乏層としないためのもので
ある。４７はＧ ａ Ａ ｓ層４２の中でペテロ接合界
面に生じた、電子蓄積層を示す。
はＤ型ＦＥＴを形成し、４６２の部分はＥ型ＦＥＴを形
成する、イオン打込みされた部分４３および４４はＥ型
ＦＥＴのオフセット部分を空乏層としないためのもので
ある。４７はＧ ａ Ａ ｓ層４２の中でペテロ接合界
面に生じた、電子蓄積層を示す。
第２のＧａＡｓ層に打込みをほどこさなかった部分で、
かつ、その上部にゲート金属電極が存在しない領域は、
以上の説明で明らかなように、素子間分離のための空乏
層を形成する。
かつ、その上部にゲート金属電極が存在しない領域は、
以上の説明で明らかなように、素子間分離のための空乏
層を形成する。
以上の実施例ではＧａＡｓ−ＧａＡｌＡｓ系で構成した
半導体装置に関して説明したが、他のへテロ接合を構成
する材料も適当である。たとえば、Ａｔ Ｇａ Ａｓ−
Ａｔ Ｇａ Ａｓ ＧａＡｓＹｌ−ＹＸＩ−ＸＩ −ＡＩ！ＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡｓＰ、ＩｎＰ
−ＩｎＧａＡｓ 、１．ｎＡｓ−ＧａＡｓ５ｂ などで
ある。
半導体装置に関して説明したが、他のへテロ接合を構成
する材料も適当である。たとえば、Ａｔ Ｇａ Ａｓ−
Ａｔ Ｇａ Ａｓ ＧａＡｓＹｌ−ＹＸＩ−ＸＩ −ＡＩ！ＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡｓＰ、ＩｎＰ
−ＩｎＧａＡｓ 、１．ｎＡｓ−ＧａＡｓ５ｂ などで
ある。
以上の実施例に記述した第３の半導体層あるいは絶縁膜
の性質と耐圧の改善は第５図に示されたようなものとな
る。横軸は第３層の単位面積当たり、抵抗Ｒ、縦軸は本
発明の第３層を用いずに第２の半導体層の上に直接ゲー
ト金属電極をもうけたものとの比較での耐圧の改善分Δ
■をプロットしたものである。このデータから明らかな
ように、第３層の面積当たりの抵抗が５ Ｘ １０−６
Ω・０ｍ２以上あれば３■以上の耐圧の上昇がみられ、
従来のｉ（ＦＪＭＴや５Ａｔ−ＬＥＦＴの使用条件から
して、これだけの耐圧向上があれば充分実用性のあるデ
バイスになることが実証された。
の性質と耐圧の改善は第５図に示されたようなものとな
る。横軸は第３層の単位面積当たり、抵抗Ｒ、縦軸は本
発明の第３層を用いずに第２の半導体層の上に直接ゲー
ト金属電極をもうけたものとの比較での耐圧の改善分Δ
■をプロットしたものである。このデータから明らかな
ように、第３層の面積当たりの抵抗が５ Ｘ １０−６
Ω・０ｍ２以上あれば３■以上の耐圧の上昇がみられ、
従来のｉ（ＦＪＭＴや５Ａｔ−ＬＥＦＴの使用条件から
して、これだけの耐圧向上があれば充分実用性のあるデ
バイスになることが実証された。
また、同一チップ上にＥおよびＤ型にＦＥＴをを形成す
ることが出来れば、回路設計上の自由度が増し、安価で
高性能なＩＣを提供できることはＳｉ ＩＣで実証され
ている通りである。
ることが出来れば、回路設計上の自由度が増し、安価で
高性能なＩＣを提供できることはＳｉ ＩＣで実証され
ている通りである。
第１−図はＨＢＭＴの概念を示す断面図、第２図は５Ａ
ＨＦＨＴの概念を示す断面図、第３図は本発明の一実施
様態の途中の工程を示す断面図、第４図は同じく最終的
な形態を示す断面図、第５図は第３の半導体あるいは絶
縁膜の単位面積当たりの抵抗と耐圧の改善値との間の関
係を示す図である。 １１．２１，３１．４１・・・半絶縁性基板、１２゜２
２．３２．４２・・・ノン・ドープ第１半導体層、１３
゜２３．３３．４３・・・ソースのためのドープ領域、
１３’。 ２３′・・・ソース電極、１４，２４，３４．４４・・
・ドレインのためのドープ領域、ｌ ４’、 ２４’、
・・・ドレイン電極、１５・・・ドープされた第２の半
導体層、２５゜３５．４５・・・ノン・ドープ第２半導
体層、４５１・・・ノン・ドープ第３半導体層あるいは
絶縁性膜、１６゜２６．３６，４６１，４６２・・・ゲ
ート金属′￥ＩＬ極、３６１・・・イオン打込みマスク
、５０・・・ソース・ドレイン電極合金部分、１７．４
７・・・Ｄ型ＦＥＴチャネル担体、２８．４８・・・Ｅ
型Ｆ Ｅ Ｔオフセット部担体。 第 １ 旧 １１５２図 第 ３ 図 ？９ ８４ 耐 ”７ ４ｔＢ 第５図 ６ ｘ 、ｑ）−° β。とρｃ、ｎ２）第１頁の続き ■Ｉｎｔ、Ｃ１，’ 識別記号 庁内整理番号０発 明
者 森 岡 誠 国分寺市東恋ケ窪央研究所内
ＨＦＨＴの概念を示す断面図、第３図は本発明の一実施
様態の途中の工程を示す断面図、第４図は同じく最終的
な形態を示す断面図、第５図は第３の半導体あるいは絶
縁膜の単位面積当たりの抵抗と耐圧の改善値との間の関
係を示す図である。 １１．２１，３１．４１・・・半絶縁性基板、１２゜２
２．３２．４２・・・ノン・ドープ第１半導体層、１３
゜２３．３３．４３・・・ソースのためのドープ領域、
１３’。 ２３′・・・ソース電極、１４，２４，３４．４４・・
・ドレインのためのドープ領域、ｌ ４’、 ２４’、
・・・ドレイン電極、１５・・・ドープされた第２の半
導体層、２５゜３５．４５・・・ノン・ドープ第２半導
体層、４５１・・・ノン・ドープ第３半導体層あるいは
絶縁性膜、１６゜２６．３６，４６１，４６２・・・ゲ
ート金属′￥ＩＬ極、３６１・・・イオン打込みマスク
、５０・・・ソース・ドレイン電極合金部分、１７．４
７・・・Ｄ型ＦＥＴチャネル担体、２８．４８・・・Ｅ
型Ｆ Ｅ Ｔオフセット部担体。 第 １ 旧 １１５２図 第 ３ 図 ？９ ８４ 耐 ”７ ４ｔＢ 第５図 ６ ｘ 、ｑ）−° β。とρｃ、ｎ２）第１頁の続き ■Ｉｎｔ、Ｃ１，’ 識別記号 庁内整理番号０発 明
者 森 岡 誠 国分寺市東恋ケ窪央研究所内
Claims (1)
- 【特許請求の範囲】 １、絶縁性の基板と、該基板上に形成された第１の半導
体層と該第１の半導体層上に該第１の半導体層より電子
親和力が小さく意図的にドープすることなく成長せしめ
た第２のｎ半導体および意図的にドープすることなく成
長せしめた第３のｎ型半導体層あるいは深い準位を生じ
る不純物をドープした半絶縁性半導体あるいは絶縁膜を
形成した構造を使用した半導体装置において、第３の半
導体層あるいは絶縁膜の単位面積当たり抵抗ＲＤが５Ｘ
１０−６Ω・０ｍ２を下まわることなく前記第２のｎ型
半導体層内に不純物を注入して前記第１の半導体層と前
記第２のｎ型半導体層との間のへテロ接合界面近傍の第
１の半導体内に発生する電子蓄積層の電子濃度を制御し
たことを特徴とする半導体装置を複数種含む半導体集積
回路。 ２、第２のｎ型半導体層表面に不純物を選択的に注入し
て、前記基板上に形成された素子間を結合する導電路お
よび素子内導電性オフセット部を前記第１及び第２の半
導体層の界面に形成したこ３、前記第２のｎ型半導体層
表面に不純物を選択的に注入して、前記基板上に形成さ
れた素子間の領域では前記第１及び第２の半導体層の界
面に電子を蓄積させず素子間の分離を行なったことを特
徴とする特許請求の範囲第１〜２項のいずれかに記載の
半導体集積回路。 ４、前記第３の半導体層あるいは絶縁膜を高抵抗に保つ
ために、第２の半導体層へ不純物を導入して後、第３の
半導体層をヘテロエピタクシアル成長せしめるか、絶縁
膜を形成する方法を用いて製造せんことを特徴とする特
許請求の範囲第１〜第３項のいずれかに記載の半導体集
積回路。 ５、 前記第２の半導体層へドナーを導入して主要部と
した領域をノーマリ・オンのＤ型ＦＥＴ。 ドナーを導入しない部分を主要部とした領域をノーマリ
・オフのＥ型ＦＥＴとなし、少なくともそれらの１種類
を２ヶ以上集積したことを特徴とする特許請求の範囲１
〜４項のいずれかに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067630A JPS60211984A (ja) | 1984-04-06 | 1984-04-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067630A JPS60211984A (ja) | 1984-04-06 | 1984-04-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60211984A true JPS60211984A (ja) | 1985-10-24 |
Family
ID=13350493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067630A Pending JPS60211984A (ja) | 1984-04-06 | 1984-04-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211984A (ja) |
-
1984
- 1984-04-06 JP JP59067630A patent/JPS60211984A/ja active Pending
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