JPH01175265A - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法

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JPH01175265A
JPH01175265A JP62335887A JP33588787A JPH01175265A JP H01175265 A JPH01175265 A JP H01175265A JP 62335887 A JP62335887 A JP 62335887A JP 33588787 A JP33588787 A JP 33588787A JP H01175265 A JPH01175265 A JP H01175265A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果トランジスタ及びその製造方法に
関し、特にしきい値（Ｖｔｈ）の制御が可能なヘテロｐ
ｎ接合ＦＥＴの構造及びそのｖｔｈ制−御の方法に関す
るものである。
〔従来の技術〕
第３図は従来のヘテロｐｎ接合ＦＥＴの断面構造を示し
、図において１は半絶縁性ＧａＡｓ基板、２は該基板１
上にエピタキシャル成長したｎ型Ｇａ　Ａ　ｓ　ｉｉ　
？　Ｆ　Ｅ　Ｔの能動層となっている。３は該ｎ型Ｇａ
Ａｓ層２上に形成されたノンドープＡｌＧａＡｓ層、４
はその上に形成されたＷＳｉなどの高融点メタルゲート
電極、５ａ、５ｂはそれぞれイオン注入により形成され
たソース、ドレインｎ０層、６．７は該ソース、ドレイ
ンｎ０層５ａｓ５ｂ上に設けられたソース電極、ドレイ
ン電極であり、これらの電極はＡｕＧａ系合金などで構
成されている。また８は素子領域を分離するアンツレ−
シロン層である。
次に製造方法について説明する。
まず、半絶縁性ＧａＡｓ基板１上にｎ型ＧａＡ。
層２をエピタキシャル成長（以下エビ成長とも言う。）
させてＦＥＴの能動層を形成する。次に該ｎ型ＧａＡｓ
層２上にノンドープＡｌＧａＡｓ層３をエピタキシャル
成長させる。その復液層３上にＷＳｉなどからなる高融
点メタルゲート電極（以下ＷＳｉゲートと略記する。）
４をスパッタ蒸着及びＲＩＥ　（リアクティブ　イオン
　エツチング）を順次行なうことにより形成する。この
ときノンドープＡｌＧａＡｓ層３及びｗｓｉゲート４に
よって、ＭＩＳ　１ｉｋｅなゲート構造、つまりＭｉｓ
構造においてその絶縁層の代わりに該ノンドープ層３を
用いたようなゲート構造が形成される。
次に、ＷＳｉゲート４をマスクとしてＳｉをイオン注入
して、ソース、ドレインｎ９層５ａ、５ｂを形成し、さ
らにソース電極６、ドレイン電極７を蒸着リフトオフ法
により形成し、最後にアイソレーション膚８を形成する
。
このような装置では旧Ｓ　１ｉｋｅなゲート構造を採用
しており能動層とゲート電極とが上記ノンドープ層３に
より略絶縁されているので、ゲート電極に大きな振幅の
信号を入力でき、このため大きな論理振幅が得られる。
またソース・ドレインｎ゛］１５ａ、５ｂをＷＳｉゲー
ト４をマスクとしてセルファライン的にイオン注入によ
って形成しているので、ソース領域、ドレイン領域間の
距離を小さくしてソース・シリーズ抵抗を下げることが
でき、高い利得を得ることができる。
〔発明が解決しようとする問題点〕
ところが、このような従来の装置では、エビ成長層であ
るｎ型ＧａＡｓ層２の層厚及び濃度によりＦＥＴのｖｔ
ｈが以下に示す関係式（Ｘ）によって決まってしまう。
Ｖｔｈ＝Ｎｐ　ａ”　／２　ｇ　・・・　（Ｘ）ここで
、ｖｔｈはしきい値電圧、Ｎｐは濃度、ａは層厚、Ｃは
ＧａＡＳの誘電率である。　　゛このため、ウェハ面内
で、異なるｖｔｈを持つＦＥＴを得ることができず、Ｉ
Ｃなどを形成する場合極めて不利であった。
また、ゲート構造としてＭＩＳ　１ｉｋｅな構造を採用
しているが、これを構成するノンドープＡｌＧａＡｓ層
３では高い抵抗を得ることができず、その゛ためゲート
のリーク電流が問題となっている。
またＩＣを形成する場合アイソレーション層８が必要で
あるが、このアイソレーション層８はノンドープ層３表
面からｎ型ＧａＡ９層２を経て基板１までエツチングす
るか、あるいはシリコン等のｎ型の不純物をイオン注入
するかによって形成しなければならず、ノンドープＡｌ
ＧａＡｓ層３及びｎ型ＧａＡｓ層２の両方の厚み分のエ
ツチングあるいは注入層の深さが必要となり、アイソレ
ーション層の形成における問題もあった。、。
この発明は上記のような問題点を解消するためになされ
たもので、１つのウェハ内で素子のしきい値（Ｖｔｈ）
をある程度自由に決めることができ、しかもゲートのリ
ーク電流を小さく、かつアイソレーション領域の深さを
浅くできる電界効果トランジスタ及びそめ製造方法を得
ることを目的とする。
〔問題点を解決するための手段〕
本願の第１の発明に係る電界効果トランジスタは、ゲー
ト電極とその下側の能動層とをヘテロｐｎ接合により電
極的に分離するとともに、ゲート電極両側に形成された
ソース、ドレイン層の、ゲート電極下の第２導電形半導
体層内に位置する部分を、ゲート電極直下の第２導電形
半導体層により電気的に分離したものである。
本願の第２の発明に係る電界効果トランジスタの製造方
法は、半絶縁性ＧａＡｓ基板上に薄層のｐ型ＡｌＧａＡ
ｓをエビ成長させ、その後該ｐ型ＡｌＧａＡｓを通して
、ｎ型不純物を半絶縁性ＧａＡｓ基板中に注入してＦＥ
Ｔの能動層を形成するようにしたものである。
〔作用〕
この発明においては、ゲート構造かヘテロｐｎ接合であ
るので、ゲートのリーク電流を低源することができ、さ
らにこのゲート構造にはノンドープＡｌＧａＡｓ層がな
いため、アイソレーションは最上層のＰ型ＡｌＧａＡｓ
層についてだけ施せばよく、エツチング及び注入の深さ
を浅くできる。
また、半絶縁性ＧａＡｓ基板上にｐ型ＡｌＧａＡｓ層を
エビ成長し、その表面から該ｐ型ＡｌＧａＡｓ層を通し
てこの層の導電型を反転しない程度にｎ型不純物を選択
イオン注入し、ＦＥＴの能動層を形成するようにしたか
ら、そのドーズ量あるいはイオンの加速エネルギーを変
えるこにより、ＦＥＴのｖｔｈをある程度自由に決める
ことができる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例によるヘテロ
ｐｎ接合ＦＥＴの各主要工程における断面構造を示し、
図において２１は半絶縁性ＧａＡｓ基板、２２は該基板
１上に形成されたｐ型ＡｌＧａＡｓ層、２３は該層２２
表面からの選択イオン注入によって上記基板２１表面部
に形成されたｎ型ＧａＡｓ層で、これはＦＥＴの能動層
となっている。
２４は上記ｐ型ＡｌＧａＡｓ層３上に設けられた、Ｗ　
Ｓ　ｉなどからなる高融点メタルゲート電極、２５ａ、
２５ｂはイオン注入により形成されたソース、ドレイン
ｎ“層、２６．２７はそれぞれソース電極、ドレイン電
極で、ＡｕＧｅ系合金で形成されている。２８は素子を
分離するアイソレーション層である。
次に製造方法について説明する。
まず、半絶縁性ＧａＡｓ基板２１上にｐ型ＡｌＧａＡｓ
層２２ａをエピタキシャル成長し、その後所定のマスク
を用いてｎ型ＡｌＧａＡｓ２２ａを通してイオン注入を
行なうことにより、ｐ型不純物拡散領域２２ｂを形成し
く第１図（Ｍｌ）、さらに該マスクを用いてｎ形不純物
（例えばＳｉ）を注入して、ＦＥＴの能動層となるｎ形
ＧａＡａ層２３を形成する。このイオン注入はその注入
量をｐ形ＡＩＧａＡａ２２がｎ形に反転しない範囲内で
自由に設定して行なう。
次に、ｗｓｉゲート２４を形成し、これをマスクとして
ｎ形不純物のＳｔをイオン注入し、今度はｐ形ＡｌＧａ
Ａｓ層２２ａをｎ形に反転する（第１図（Ｑ））　、そ
の後ソース電極２６及びドレイン電極２７を形成し、ア
イソレーション層２８を形成する。
このアイソレーション層２８はシリコン等のｎ型の不純
物を打ち込んだ半導体拡散分離層であってもあるいは分
離溝に酸化膜等を埋め込んだ溝形分離層であってもよい
。
このように本実施例の製造方法では、半絶縁性ＧａＡｓ
基板２１上にｐ形ＡｌＧａＡｓ層２２ａをエピタキシャ
ル成長した後、ｐ形ＡｌＧａＡｓ２２ａを通して、ｎ形
不純物（例えばＳｉ）を選択的に注入して、ＦＥＴの能
動層となるｎ形ＧａＡｓ層２３を形成するため、高利得
、大きな論理振幅の得られるｖｔｈ制御可能なヘテロｐ
ｎ接合ＦＥＴを実現できる。またこのような方法により
拡散抵抗素子を形成することもできる。
またこのような選択イオン注入をそのドーズ量やイオン
の加速エネルギーを変えて何度か行なうことにより、異
なるｖｔｈを持つヘテロｐｎ接合ＦＥＴ、及び異なる抵
抗値を持つ複数の抵抗素子を得ることができ、これらの
ＦＥＴ及び抵抗素子を用いればＩＣを構成することが容
易であり、さらにこのようなＦＥＴでは高利得、大きな
論理振幅が得られるので、高速化及びノイズマージンの
増大を図ることができる。
またＷＳｉゲート２４をマスクとしてｎ形不純物のＳｉ
をイオン注入してソース、ドレイン層２５ａ、２５ｂを
形成するようにしたので、ソース・ドレイン間距離を小
さくでき、この結果ソース・シリーズ抵抗を低減するこ
とができる。
また本実施例装置では半絶縁性ＧａＡｓ基板のソース・
ドレインｎ゛層間にｐ膨拡散層が存在するため、ゲート
長を小さくしてもリーク電流は生ずることはなく、集積
化に有利である。またゲート構造にはｐ形Ａ　Ｉ　Ｇ　
ａ　Ａ　ｓ　層２２　ａとイオン注入で形成されたｎ形
ＧａＡｓ層２３によってヘテロｐｎ接合が形成されてお
り、この接合では第５図に示す抵抗のあまり高くないノ
ンドープＡｌＧａ　Ａ　ｓ　ｒＭ３とｎ型ＧａＡｓエピ
１１２によるＭＩＳ　１１ｋｅな接合とは異なり、ノン
ドープｌ’！２３からゲート電極に流れ込むリーク電流
を減少させることができる。
さらに半絶縁性ＧａＡｓ基板上にはｐ形ＡＩＧａＡｓＮ
が１層しかないので、アイソレーション層２８は最表面
の薄いｐ形ＡｌＧａＡｓ層２２にだけ形成すればよく、
アイソレーション層２８を浅くすることができ、あまり
層厚を厚くできない半導体拡散分離層では、特に有効で
あり、ｒｃ化の際に有利なＦＥＴ構造である。
なお、上記実施例ではｐ形半導体拡散領域２２ｂを有す
るものについて述べたが、これはなくてもよく、第２図
はこの場合のＦＥＴの断面構造を示し、この構造のＦＥ
Ｔでは第１図に示すものほどゲート長を短くすることは
できないが、これ以外は上記実施例と同様の効果を奏す
る。
また上記各実施例では、半絶縁性基板として、ＧａＡｓ
基板を用いたが、他の半導体基板を用いてもよい。また
ｐ形ＡｌＧａＡｓ層はＡｌＧａＡｓ以外の半導体エビ層
、例えばＩｎＧａＡｓ、１ｎＡＩＧａＡｓ工ビ層であっ
てもよい。さらに能動層としてｎ型半導体層を、エピタ
キシャル成長層としてｐ形半導体層を用いたが、これは
能動層をｐ形、エピタキシャル成長をｎ形としてもよい
。
またゲート、ソース、ドレイン電極にＷＳｉ以外の金属
を用いてもよい。
〔発明の効果〕
以上のように、この発明によれば、半絶縁性ＧａＡｓ基
板上に薄層のｐ形ＡＩＧａＡｓｊｌをエビ成長し、該ｐ
形ＡＩＧａＡｓＪｉを通して選択イオン注入を行ってＦ
ＥＴの能動層を形成するようにしたので、高利得及び大
きな論理振幅を得ることができ、しかもＩＣ化の際に有
利な構造の、ｖｔｈ制御可能なヘテロｐｎ接合ＦＥＴを
実現することができ、このためこのＦＥＴを用いてＩＣ
を容易に構成することができるだけでなく、ＩＣの高速
化、及びノイズマージンの増大を図ることができる効果
がある。
【図面の簡単な説明】
第１図は本発明の一実施例によるヘテロｐｎ接合ＦＥＴ
の各主要工程における断面構造を示す図、第２図は本発
明の他の実施例によるヘテロｐｎ接合ＦＥＴの断面構造
を示す図、第３図は従来のヘテロｐｎ接合ＦＥＴの断面
構造図である。 ２１・・・半絶縁性ＧａＡｓ基板、２２ａ・・・ｐ形Ａ
ｌＧａＡｓ層、２２ｂ・・・ｐ形半導体拡散領域、２３
・・・ｎ形ＧａＡｓ層、２４・・・高融点メタルゲート
電極、２５ａ、２５ｂ・・・ソース、ドレイン電極層、
２６・・・ソース電極、２７・・・ドレイン電極、２８
・・・アイソレーション層。 なお、図中同一符号は同一または相当部分を示す。

Claims (7)

    【特許請求の範囲】
  1. （１）ヘテロｐｎ接合を有する電界効果トランジスタに
    おいて、 半絶縁性基板の表面領域に選択的に形成された第１導電
    形能動層と、 上記半絶縁性基板上全面に形成され、該基板の構成材料
    よリバンドギャップが大きい材料からなる第２導電形半
    導体層と、 該第２導電形半導体層表面の第１導電形能動層上に位置
    する部分の一部に形成されたゲート電極と、 それぞれ該ゲート電極の両側において上記第２導電形半
    導体層表面から第１導電形能動層に達するよう形成され
    た第１導電形ソース、ドレイン層とを備えたことを特徴
    とする電界効果トランジスタ。
  2. （２）上記第２導電形半導体層のソース、ドレイン層は
    該第２導電形半導体層のゲート電極の下側の部分により
    電気的に分離されていることを特徴とする特許請求の範
    囲第１項記載の電界効果トランジスタ。
  3. （３）上記半絶縁性基板は半絶縁ＧａＡｓ基板であり、
    上記第２導電形半導体層はｐ形ＡｌＧａＡｓ層、ｐ形Ｉ
    ｎＧａＡｓ層、あるいはｐ形ＩｎＡｌＧａＡｓ層である
    ことを特徴とする特許請求の範囲第１項または第２項記
    載の電界効果トランジスタ。
  4. （４）ヘテロｐｎ接合を有する電界効果トランジスタを
    そのしきい値を制御して製造する方法であって、 半絶縁性ＧａＡｓ基板上に薄層のｐ形ＡｌＧａＡｓ層を
    エピタキシャル成長させる第１の工程、該ｐ形ＡｌＧａ
    Ａｓを通して、この層をｎ形に反転しない程度にｎ型不
    純物を選択的にイオン注入して、半絶縁性ＧａＡｓ基板
    の表面領域にｎ形能動層を形成する第２の工程、 その後ゲート電極及びソース、ドレイン領域を形成する
    第３の工程を含むことを特徴とする電界効果トランジス
    タの製造方法。
  5. （５）上記第２の工程は上記イオン注入を上記基板の各
    トランジスタ領域及び抵抗領域でそのドーズ量及びイオ
    ンの加速エネルギーを変えて行なうことにより、該基板
    上に異なるしきい値を持つ複数のトランジスタ及び異な
    る抵抗値を持つ複数の抵抗素子を形成する工程であるこ
    とを特徴とする特許請求の範囲第４項記載の電界効果ト
    ランジスタの製造方法。
  6. （６）上記第２の工程は所定のマスクを用いて上記ｐ形
    ＡｌＧａＡｓ層を通して選択的にｐ形不純物をイオン注
    入してｐ形不純物拡散領域を形成する工程と、上記マス
    クを用いて上記ｐ形ＡｌＧａＡｓ層をｎ形に反転しない
    程度にｎ型不純物を選択的にイオン注入して、半絶縁性
    ＧａＡｓ基板の表面領域にｎ形能動層を形成する工程と
    を含むものであることを特徴とする特許請求の範囲第４
    項または第５項記載の電界効果トランジスタの製造方法
    。
  7. （７）上記第３の工程は上記ｐ形ＡｌＧａＡｓ層上の上
    記ｎ形能動層上に対応する部分にゲート電極を形成する
    工程と、該ゲート電極をマスクとしてイオン注入を行っ
    てソース、ドレイン領域を形成する工程とを含むもので
    あることを特徴とする特許請求の範囲第４項ないし第６
    項のいずれかに　記載の電界効果トランジスタの製造方
    法。
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