JPS6021556A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6021556A JPS6021556A JP58128842A JP12884283A JPS6021556A JP S6021556 A JPS6021556 A JP S6021556A JP 58128842 A JP58128842 A JP 58128842A JP 12884283 A JP12884283 A JP 12884283A JP S6021556 A JPS6021556 A JP S6021556A
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- JP
- Japan
- Prior art keywords
- layer
- inductor
- formation
- opened
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はインダクタを含むモノリシックＩＣ回路の形成
方法に関する。
方法に関する。
（ｂ） 技術の背景
現在の通信回路は半導体集積回路が使用され小形化され
ているが更に全回路をモノリシックエ０で形成するよう
研究が進められている。すなわち受動素子を構成するコ
ンデンサおよび抵抗はそれぞれ半導体素子の接合容量お
よび導体抵抗として既に置き換えられモノリシック化さ
れているがインダク列こついては運出な代替品がない。
ているが更に全回路をモノリシックエ０で形成するよう
研究が進められている。すなわち受動素子を構成するコ
ンデンサおよび抵抗はそれぞれ半導体素子の接合容量お
よび導体抵抗として既に置き換えられモノリシック化さ
れているがインダク列こついては運出な代替品がない。
それで従来は個別のインダクタ部品を外付けして使用さ
れてきた。
れてきた。
本発明はインダクタを同一基板上に形成したモノリシッ
クＩＣの製造方法に関するものである。
クＩＣの製造方法に関するものである。
（Ｃ）従来技術と問題点
インダクタを必要とする電子回路は各種のものがあるが
無線周波数帯域のものは必要とするインダクタンス値が
少く、そのため薄膜でスパイラルパターンを形成しても
比較的小面積で必要とするインダクタンス値を得ること
ができる。これに該当する機器として発振器、増幅器、
フィルタなどがある。従来はこれらの用途に対し総べて
個別のインダクタを外付けする方法で対処されてきたが
薄膜で形成する場合は導体抵抗の低いパターンを形成す
ることが主な問題点である。
無線周波数帯域のものは必要とするインダクタンス値が
少く、そのため薄膜でスパイラルパターンを形成しても
比較的小面積で必要とするインダクタンス値を得ること
ができる。これに該当する機器として発振器、増幅器、
フィルタなどがある。従来はこれらの用途に対し総べて
個別のインダクタを外付けする方法で対処されてきたが
薄膜で形成する場合は導体抵抗の低いパターンを形成す
ることが主な問題点である。
（ｄ） 発明の目的
方法を提供することを目的とする。
（ｅ） 発明の構成
本発明の目的は従来のＩＣ回路と接続するインダクタの
導体パターンをＩＣ回路の最上層の導体パターンと同時
に形成し、コンタクトホール部を除き絶縁層で被覆した
る後、この絶縁層上に金属薄膜からなるインダクタパタ
ーンを形成し更にこのパターンにメッキを施すことによ
り低抵抗のインダクタを含むモノリシックＩＣを形成す
ることにより達成することができる。
導体パターンをＩＣ回路の最上層の導体パターンと同時
に形成し、コンタクトホール部を除き絶縁層で被覆した
る後、この絶縁層上に金属薄膜からなるインダクタパタ
ーンを形成し更にこのパターンにメッキを施すことによ
り低抵抗のインダクタを含むモノリシックＩＣを形成す
ることにより達成することができる。
（ｆ） 発明の実施例
本発明はインダクタの抵抗を軽減するために真空蒸着、
スパッタなどの薄膜形成技術とメッキ技術とを併用する
もので以後ガリウム砒素（ＧａＡｓ）基板上に電圧制御
発振器（略称ＶＣＯ）を形成する実施例について本発明
を説明する・第１図はＶａＯの回路図で第２図はチップ
上に形成するイはインダクタ１と可変容量ダイオード２
からなる共振回路を可変容量ダイオード３とショットキ
ーバリア形ＧａＡｓ ＦＥＴ ４からなる非安定マルチ
バイブレータを用いて共振させるもので本実施例の場合
は５ （ＧＨｚ ］ の高周波を発振する。こ−でイン
ダクｌり１のインダクタンスは１（ｎＨ）でこれを第２
図に示すように線幅２０〔μｍ〕、全長３８５０ （μ
ｍ〕の平面コイル５で実現するが、この場合インダクタ
のＱ値を高めるためにインダクタパターンの構成材料と
して金（Ａｕ） を用い。
スパッタなどの薄膜形成技術とメッキ技術とを併用する
もので以後ガリウム砒素（ＧａＡｓ）基板上に電圧制御
発振器（略称ＶＣＯ）を形成する実施例について本発明
を説明する・第１図はＶａＯの回路図で第２図はチップ
上に形成するイはインダクタ１と可変容量ダイオード２
からなる共振回路を可変容量ダイオード３とショットキ
ーバリア形ＧａＡｓ ＦＥＴ ４からなる非安定マルチ
バイブレータを用いて共振させるもので本実施例の場合
は５ （ＧＨｚ ］ の高周波を発振する。こ−でイン
ダクｌり１のインダクタンスは１（ｎＨ）でこれを第２
図に示すように線幅２０〔μｍ〕、全長３８５０ （μ
ｍ〕の平面コイル５で実現するが、この場合インダクタ
のＱ値を高めるためにインダクタパターンの構成材料と
して金（Ａｕ） を用い。
その場合２〜３〔μｍ〕の膜厚が必要となる。
第３図（Ａ）〜（樽はこれを実現する工程図で同図（Ａ
）はＧａＡＩＩ！基板６の上に従来の方法で可変容量ダ
イオード、ＦＥＴ、ダイオードなどなどからなる複数個
の素子が形成され引出し用電極（以後略してパッド）７
に導体パターン８がパターン形成された状態を示してい
る。こ＼で本発明に係るインダクタの形成法としてはこ
の従来の導体パターン形成時にインダクタの繋ぎ電極パ
ターン９を形成する。
）はＧａＡＩＩ！基板６の上に従来の方法で可変容量ダ
イオード、ＦＥＴ、ダイオードなどなどからなる複数個
の素子が形成され引出し用電極（以後略してパッド）７
に導体パターン８がパターン形成された状態を示してい
る。こ＼で本発明に係るインダクタの形成法としてはこ
の従来の導体パターン形成時にインダクタの繋ぎ電極パ
ターン９を形成する。
３−
すなわち繋ぎ電極パターン９は第２図で破線で示す導体
パターンであってこの実施例ではパッド１６に接続され
ており平面コイル５の中心部と連絡する。第３図（Ａ）
の繋ぎ電極パターン９はこの中心部のパターンの一部を
示すものである５゜本発明に係るインダクタはこの十に
形成するもので、基板全域に亘ってこの表面に二酸化硅
素（ｓｉｏ、）、窒化硅素（ｓｉｓＮｔ）、窒化アルミ
（ＡｔＮ）などの絶縁層をＯＶＤ法、スパッタ法などで
数１，０００（Ａ）の厚さに形成する。
パターンであってこの実施例ではパッド１６に接続され
ており平面コイル５の中心部と連絡する。第３図（Ａ）
の繋ぎ電極パターン９はこの中心部のパターンの一部を
示すものである５゜本発明に係るインダクタはこの十に
形成するもので、基板全域に亘ってこの表面に二酸化硅
素（ｓｉｏ、）、窒化硅素（ｓｉｓＮｔ）、窒化アルミ
（ＡｔＮ）などの絶縁層をＯＶＤ法、スパッタ法などで
数１，０００（Ａ）の厚さに形成する。
本実施例の場合はＯＶＤ法で８１０２層１０を形成した
。この上にスピンコード法でホトレジスト１１をスピン
コード法で約１〔μｍ〕の厚さに被Ａｕを真空蒸着法と
リフトオフ法により形成することによりコンタクトホー
ル１２の形成とパッド４− ７の嵩上げが行われる（同図Ｃ）。次にレジストしてチ
タン（Ｔｉ）、金（Ａｕ）層１４を蒸着法などで１，０
００−２，０００ （Ａ ）の厚さに形成する（同図Ｄ
）。
。この上にスピンコード法でホトレジスト１１をスピン
コード法で約１〔μｍ〕の厚さに被Ａｕを真空蒸着法と
リフトオフ法により形成することによりコンタクトホー
ル１２の形成とパッド４− ７の嵩上げが行われる（同図Ｃ）。次にレジストしてチ
タン（Ｔｉ）、金（Ａｕ）層１４を蒸着法などで１，０
００−２，０００ （Ａ ）の厚さに形成する（同図Ｄ
）。
こ＼でＴｉ−Ａｕ層１４は５１０２層１０への密着性を
高めるための介在層である。
高めるための介在層である。
次にレジスト１３を溶解除去した後Ａｕメッキを行うこ
とにより厚さ２〜３〔μｍ〕のＡｕメッキ層１５をＴｉ
−Ａｕ層１４の上に形成することにより本発明に係る平
面コイルができ上る（同図Ｅ）。
とにより厚さ２〜３〔μｍ〕のＡｕメッキ層１５をＴｉ
−Ａｕ層１４の上に形成することにより本発明に係る平
面コイルができ上る（同図Ｅ）。
なお別な方法として同図（０）で示す５１０１層１０の
全面に亘ってＴｉ−Ａｌ１層を形成し、この上にし部分
のみをレジストで窓間けしてＡｕメッキを施しその後レ
ジストを溶解除去しても同図（罰で示すような平面コイ
ルを得ることができる。
全面に亘ってＴｉ−Ａｌ１層を形成し、この上にし部分
のみをレジストで窓間けしてＡｕメッキを施しその後レ
ジストを溶解除去しても同図（罰で示すような平面コイ
ルを得ることができる。
以上のよ・うに薄膜形成技術とメッキ技術を併用するこ
とにより厚い薄膜をもつ平面コイルを作ることができこ
れによりインダクタを含ｆｆｒモノリシックＩＣの製造
が可能になる。
とにより厚い薄膜をもつ平面コイルを作ることができこ
れによりインダクタを含ｆｆｒモノリシックＩＣの製造
が可能になる。
（ｇ） 発明の効果
本発明はインダクタを含むモノリシックＩＣの製造方法
を提供するもので本発明の実施により高（１）Ｑ値をも
つインダクタの形成が可能となり１回路の小形化が達成
される。
を提供するもので本発明の実施により高（１）Ｑ値をも
つインダクタの形成が可能となり１回路の小形化が達成
される。
第１図は電圧制御発振器の回路図、第２図はこの内のイ
ンダクタパターンを示す平面図、第３図（Ａ）〜（Ｅ）
はインダクタ部の製造工程を示す断面図である。 図において ■はインダクタ、５は平面コイル、７は引出し用電極（
パッド）、９は繋ぎ電極パターン、１０は８１０□層、
１１．１３はホトレジスト、コンタクトホール１２，１
４はＴｉ−Ａｕ層、１５はＡｕメッキ層。 ７− 早１ 図 箒 ２ 図 ピ ー２只７
ンダクタパターンを示す平面図、第３図（Ａ）〜（Ｅ）
はインダクタ部の製造工程を示す断面図である。 図において ■はインダクタ、５は平面コイル、７は引出し用電極（
パッド）、９は繋ぎ電極パターン、１０は８１０□層、
１１．１３はホトレジスト、コンタクトホール１２，１
４はＴｉ−Ａｕ層、１５はＡｕメッキ層。 ７− 早１ 図 箒 ２ 図 ピ ー２只７
Claims (1)
- 半導体基板上にインダクタを含むモノリシックＩＣ回路
の形成法として１０回路と接続するインダクタの導体パ
ターンを前記ＩＣ回路の最上層の導体パターンと同時に
形成し、コンタクトホール部を除き絶縁層で被覆したる
後該絶縁層上に金属薄膜からなるインダクタパターンを
形成し更に該パターンにメッキを施すことにより低抵抗
のインダクタを含むモノリシックＩＣを形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128842A JPS6021556A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128842A JPS6021556A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6021556A true JPS6021556A (ja) | 1985-02-02 |
Family
ID=14994731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128842A Pending JPS6021556A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021556A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553324A (en) * | 1978-10-11 | 1980-04-18 | Licinvest Ag | Episcope |
| JP2002093916A (ja) * | 2000-06-20 | 2002-03-29 | Koninkl Philips Electronics Nv | 大きなｑ因子を有する誘導素子を含む非常にコンパクトな集積回路 |
| JP2005327931A (ja) * | 2004-05-14 | 2005-11-24 | Sony Corp | 集積化インダクタおよびそれを用いた受信回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501692A (ja) * | 1973-05-07 | 1975-01-09 | ||
| JPS5421293A (en) * | 1977-07-19 | 1979-02-17 | Mitsubishi Electric Corp | Inductance |
| JPS5882513A (ja) * | 1981-11-12 | 1983-05-18 | Toko Inc | インダクタの製造方法 |
-
1983
- 1983-07-15 JP JP58128842A patent/JPS6021556A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501692A (ja) * | 1973-05-07 | 1975-01-09 | ||
| JPS5421293A (en) * | 1977-07-19 | 1979-02-17 | Mitsubishi Electric Corp | Inductance |
| JPS5882513A (ja) * | 1981-11-12 | 1983-05-18 | Toko Inc | インダクタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553324A (en) * | 1978-10-11 | 1980-04-18 | Licinvest Ag | Episcope |
| JP2002093916A (ja) * | 2000-06-20 | 2002-03-29 | Koninkl Philips Electronics Nv | 大きなｑ因子を有する誘導素子を含む非常にコンパクトな集積回路 |
| JP2005327931A (ja) * | 2004-05-14 | 2005-11-24 | Sony Corp | 集積化インダクタおよびそれを用いた受信回路 |
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