JPS60217446A - 高速プログラマブルロジツクコントロ−ラ - Google Patents
高速プログラマブルロジツクコントロ−ラInfo
- Publication number
- JPS60217446A JPS60217446A JP7273684A JP7273684A JPS60217446A JP S60217446 A JPS60217446 A JP S60217446A JP 7273684 A JP7273684 A JP 7273684A JP 7273684 A JP7273684 A JP 7273684A JP S60217446 A JPS60217446 A JP S60217446A
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- JP
- Japan
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- plc
- transfer
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- memory
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- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Automation & Control Theory (AREA)
- General Engineering & Computer Science (AREA)
- Bus Control (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はプログラマブルロジックコントロー２（以下、
ＰＬＯと略す）に関し、ＰＩｌｏ（Ｐｒｏ−ｃｅｓｓ
ｌ１０）の制御情報（インターロックデータ）等の高速
転送を行なう通信制御装置に関する。
ＰＬＯと略す）に関し、ＰＩｌｏ（Ｐｒｏ−ｃｅｓｓ
ｌ１０）の制御情報（インターロックデータ）等の高速
転送を行なう通信制御装置に関する。
第１図に示すように相関を持った加工設備を複数台のＰ
ＬＣによシ制御する場合には、加工設備の状態等の制御
情報がＰＬＣ間で交信されなければならない。
ＬＣによシ制御する場合には、加工設備の状態等の制御
情報がＰＬＣ間で交信されなければならない。
このようなＰＬＣの内部構成を第２図に示す。
ＰＬＯから加工設備及び他のＰＬＯへは、回線１２．１
１によりそれぞれ制御情報が伝送される。
１によりそれぞれ制御情報が伝送される。
なお、プログラミング装置は第１図には示していない。
第３図に示すように従来のＰＬＣ間通信制御装置７は、
内部制御回路７１、ダイレクトメモリアクセスコントロ
ーラ（ＤＭＡＣ）７２、フレーム作成回路７３、フレー
ムバッファ７４、フレーム転送回路７５から成シ、各機
能はそれぞれオーバーヘッドを有していた。
内部制御回路７１、ダイレクトメモリアクセスコントロ
ーラ（ＤＭＡＣ）７２、フレーム作成回路７３、フレー
ムバッファ７４、フレーム転送回路７５から成シ、各機
能はそれぞれオーバーヘッドを有していた。
ここでオーバーヘッドとはプログラム、論理回路等の実
行、管理などに直接関係のない処理に要する時間をいう
。
行、管理などに直接関係のない処理に要する時間をいう
。
従来例を説明する（第３図）。
まず通信制御装置７はＰＬＣ内の制御演算装置（ＣＰＵ
）１よシ、割込を受ける。次に内部制御回路７１によシ
割込解析を行なう（第４図）。波線部がオーバーヘッド
時間である。
）１よシ、割込を受ける。次に内部制御回路７１によシ
割込解析を行なう（第４図）。波線部がオーバーヘッド
時間である。
次にＤＭＡＣ７２によシ主記憶装置２から取シ出された
命令を、フレーム作成回路によって、相手先アドレス、
フレーム種別及び通し番号等に変換９分類し、ｌｌｌｉ
ｊ次、フレームバッファ上にフレームを作成する。最後
に、転送すべ＠ＰＩ１０データをＤＭＡＣ７２によシ主
記憶装置２がら取シ出して来て、７レームバツ７ア上に
設定してフレーム作成を終わる。ここでフレームとは第
５図に示すような一部の制御情報である。
命令を、フレーム作成回路によって、相手先アドレス、
フレーム種別及び通し番号等に変換９分類し、ｌｌｌｉ
ｊ次、フレームバッファ上にフレームを作成する。最後
に、転送すべ＠ＰＩ１０データをＤＭＡＣ７２によシ主
記憶装置２がら取シ出して来て、７レームバツ７ア上に
設定してフレーム作成を終わる。ここでフレームとは第
５図に示すような一部の制御情報である。
上述のフレームは、フレーム転送回路７５によシ、ス！
−ト情報及びエンド情報を加＆られ一工、−回線１１上
に送出される。これら一連の操作では前処理、７レ一ム
作成に約１０００μｓ（最小値）必要とされ、転送に要
する時間（約２００μｓ１最小値）に比べ無視できなか
った。
−ト情報及びエンド情報を加＆られ一工、−回線１１上
に送出される。これら一連の操作では前処理、７レ一ム
作成に約１０００μｓ（最小値）必要とされ、転送に要
する時間（約２００μｓ１最小値）に比べ無視できなか
った。
本発明の目的は、Ｐ工１０メモリの内容を高速に読み書
きすること、すなわちフレーム作成を高速化することに
よシ、複数台のＰＬＣ間でインターロックデータのやシ
とシを高速化することにおる。
きすること、すなわちフレーム作成を高速化することに
よシ、複数台のＰＬＣ間でインターロックデータのやシ
とシを高速化することにおる。
本発明は、従来技術におけるハードウェアの高速化のみ
では、既述のオーバーヘッドの短縮化が図れないため成
された。つまｊ）ＰＬＣのプログラムがサイクリックに
動作するという点に着目し、インターロックデータの前
処理、フレーム作成の時間短縮を目的として、フレーム
転送前に７レームの一部を作成しておくことに特徴があ
る。
では、既述のオーバーヘッドの短縮化が図れないため成
された。つまｊ）ＰＬＣのプログラムがサイクリックに
動作するという点に着目し、インターロックデータの前
処理、フレーム作成の時間短縮を目的として、フレーム
転送前に７レームの一部を作成しておくことに特徴があ
る。
本発明のＰＬＣ通信制御装置にあっては、Ｐし℃メモリ
に転送エリアを設定し、このエリアの内容を各ＰＬＣに
転送することで情報移転を行なう。
に転送エリアを設定し、このエリアの内容を各ＰＬＣに
転送することで情報移転を行なう。
この転送は各ＰＬＣがＰＬＯ番地に従い順次、転送元を
決めてサイクリックに行なわれる。従ってＰＩ１０メモ
リ上の転送エリアを一括転送後、次のＰＬＣに権利を渡
すという転送方式をとっている。ＰＩｌｏの０Ｎ−ＯＦ
Ｆが非同期に起こシ、かつ、プログラムもサイクリック
に働くという性格を活用して、上述の転送方式が採用さ
れている。
決めてサイクリックに行なわれる。従ってＰＩ１０メモ
リ上の転送エリアを一括転送後、次のＰＬＣに権利を渡
すという転送方式をとっている。ＰＩｌｏの０Ｎ−ＯＦ
Ｆが非同期に起こシ、かつ、プログラムもサイクリック
に働くという性格を活用して、上述の転送方式が採用さ
れている。
以下本発明の実施例を図面に従って説明する。
第６図に通信制御装置の内部回路のブロック図を示し、
第７図に転送７レームの構造、第８図に送信コマンドメ
モリ内容と、自己ＰＩ１０メモリアドレスーメモリの内
容を示す。
第７図に転送７レームの構造、第８図に送信コマンドメ
モリ内容と、自己ＰＩ１０メモリアドレスーメモリの内
容を示す。
第７図の転送フレームビットナンバー（以下ＳＢＮと略
ｔ）１．２のフレーム種別は、このフレームが個々転送
か、一括転送（ブロードキャスト）かを示す。また８Ｂ
Ｎ３〜６は相手先ＰＬＣすを示し、５ＢＮ７０通ナビッ
トは、このフレームが偶数番目か奇数番目かを示し、８
ＢＮ８〜ｌ５は転送先Ｐ Ｉ １０メモリアドレスを示
し、５ＢＮ１６〜３１は転送データを示す。
ｔ）１．２のフレーム種別は、このフレームが個々転送
か、一括転送（ブロードキャスト）かを示す。また８Ｂ
Ｎ３〜６は相手先ＰＬＣすを示し、５ＢＮ７０通ナビッ
トは、このフレームが偶数番目か奇数番目かを示し、８
ＢＮ８〜ｌ５は転送先Ｐ Ｉ １０メモリアドレスを示
し、５ＢＮ１６〜３１は転送データを示す。
５ＢＮ１〜１５までの情報は、第８図送信コマンドメモ
リに転送順に記憶される。
リに転送順に記憶される。
５ＢＮ１６〜３１までは第８図の自己ＰＩ１０メモリア
ドレスーメモリに従い、自己ＰＩ１０メモリよシデータ
を入力する。
ドレスーメモリに従い、自己ＰＩ１０メモリよシデータ
を入力する。
第８図の送信コマンドメモリ及び自己ＰＩ１０メモリア
ドレスメモリの内容は、システム構築時に作成しておく
。
ドレスメモリの内容は、システム構築時に作成しておく
。
より具体的には第２図プログラミング装置によシ作成さ
れる。すなわち、プログラム中の転送命令を検出して、
その内容に従い次なる要領で作成される。
れる。すなわち、プログラム中の転送命令を検出して、
その内容に従い次なる要領で作成される。
まず自己ＰＩ１０メモリアドレスのエリアを劇画て、当
該アドレスエリアに胱い、第８図の自己ＰＩ１０メモリ
アドレスーメモリのアドレスを所定のエリアに格納する
。同時に第７図の転送フレーム（フレーム種別、相手先
ＰＬＯΦ等、５ＢＮ１〜１５まで）の内容を決め、第８
図の送信コマ／トメモリの所定のエリアに格納する。こ
のとき上記２種類の格納データの順番は、相互に一致さ
せておく。この結果、外部のカウンタのみでフレーム構
造の５ＢＮ１〜１５と、データの格納アドレスを知るこ
とができる。
該アドレスエリアに胱い、第８図の自己ＰＩ１０メモリ
アドレスーメモリのアドレスを所定のエリアに格納する
。同時に第７図の転送フレーム（フレーム種別、相手先
ＰＬＯΦ等、５ＢＮ１〜１５まで）の内容を決め、第８
図の送信コマ／トメモリの所定のエリアに格納する。こ
のとき上記２種類の格納データの順番は、相互に一致さ
せておく。この結果、外部のカウンタのみでフレーム構
造の５ＢＮ１〜１５と、データの格納アドレスを知るこ
とができる。
上記のデータを送信コマンドメモリと自己ＰＩ１０メモ
リアドレスーメモリにすべて格納の直後に回線の権利渡
しコマンドを入力する。
リアドレスーメモリにすべて格納の直後に回線の権利渡
しコマンドを入力する。
具体的には第７図のフレーム種別（ＳＢＮＩ、２）を回
線に送出し、相手先ＰＬＯから権利渡し先のＰＬＣ＋
（自己ＰＬＣ＋（ｎ）の次のΦ（ｎ＋１ ） ）を受取
り、送信コマンドメモリに格納する。
線に送出し、相手先ＰＬＯから権利渡し先のＰＬＣ＋
（自己ＰＬＣ＋（ｎ）の次のΦ（ｎ＋１ ） ）を受取
り、送信コマンドメモリに格納する。
もし回線の権利渡しコマンド発行後、応答がない場合に
は、デッドロック防止のため、ウオッチドグタイマによ
シ監視する都合上、１−次、権利渡しコＴンドを入力し
ておく（第８図、送信コマンドメモリ）。これはコマン
ド発行先の、次のＰＬＣすに回線の権利を渡すためであ
る。
は、デッドロック防止のため、ウオッチドグタイマによ
シ監視する都合上、１−次、権利渡しコＴンドを入力し
ておく（第８図、送信コマンドメモリ）。これはコマン
ド発行先の、次のＰＬＣすに回線の権利を渡すためであ
る。
回線の権利渡し先から回答がない場合を想定して、自己
ＰＬＯが回線の権利を得るべく最終アドレスに回線の権
利取得コマンドを入力しておく。
ＰＬＯが回線の権利を得るべく最終アドレスに回線の権
利取得コマンドを入力しておく。
実際のデータの流れを第６図の本実施例８によシ説明す
る。
る。
ＰＬＯは、ＤＭＡ （ＤｉｒｅＣｔ ＭｅｍｏｒＹ Ａ
ＣＣｅｓｓ）の要求を出す基板（カード）を複数有する
ため、ＤＭＡ要求が同時に行なわれないよう内部規整（
インターロック）を行なう回路、すなわちＤＭＡオプシ
ョンカード間インターロック回路が必要である。
ＣＣｅｓｓ）の要求を出す基板（カード）を複数有する
ため、ＤＭＡ要求が同時に行なわれないよう内部規整（
インターロック）を行なう回路、すなわちＤＭＡオプシ
ョンカード間インターロック回路が必要である。
またＰＬＣ間インターロック回路は、ＰＬＣが複数台接
続可能であるため、それらのインターロックをとるため
の回路である。
続可能であるため、それらのインターロックをとるため
の回路である。
最初に他のＰＬＣへの通信について述べる（以下ライト
時と称す）。
時と称す）。
タイミング回路８５の監督の下に、送信カウンタ８１の
内容に従い、送信コマンドメモリ８２つ内容は１６ビツ
トシフトレジスタ８３（コマンドレジスタ、以下ＣＭＤ
Ｒと略す）にノくラレルロードされる。
内容に従い、送信コマンドメモリ８２つ内容は１６ビツ
トシフトレジスタ８３（コマンドレジスタ、以下ＣＭＤ
Ｒと略す）にノくラレルロードされる。
との間に、回路８５の監督の下に、自己ＰＩ１０メモリ
アドレスーメモリ８４の内容であるアドレスは、アドレ
スバスに出力される。そしてＰＬＣ内のＣＰＵ本体から
返送されて来た当該アドレスに対応したＰＩ１０リード
データが１６ビツトシフトレジスタ８６（データレジス
タ、以下ＤＡＴＲと略す）に入力される。ＣＰＵ本体か
ら上記データが返送される期間中、リンク用クロック８
７に同期される。
アドレスーメモリ８４の内容であるアドレスは、アドレ
スバスに出力される。そしてＰＬＣ内のＣＰＵ本体から
返送されて来た当該アドレスに対応したＰＩ１０リード
データが１６ビツトシフトレジスタ８６（データレジス
タ、以下ＤＡＴＲと略す）に入力される。ＣＰＵ本体か
ら上記データが返送される期間中、リンク用クロック８
７に同期される。
ＣＭＤＩ’ＬとＤＡＴＲＫゲータが入力された後、当該
データは、タイミング回路８５の監督下、クロック８７
に同期してシフトされ、ドライバ８９を通して、バイポ
ーラ変調された後、送出される。
データは、タイミング回路８５の監督下、クロック８７
に同期してシフトされ、ドライバ８９を通して、バイポ
ーラ変調された後、送出される。
この際、反転２連送エラーチエツクを行なう。
すなわち反転２連送工ラーチエツク回路８１０を通し、
データを反転させ、ＤＡ’Ｉ’几８３とＣＭＤＲ８６と
に再入力し送出する。
データを反転させ、ＤＡ’Ｉ’几８３とＣＭＤＲ８６と
に再入力し送出する。
送信カウンタ８１は、回線の権利を得た時にリセットす
る。
る。
次に他のＰＬＣからの受信に、ついて述べる。
他のＰＬＣからの信号はＡ腎Ｐ８１１を通過しＰＬＬ回
路８１２によってデータ分と周波数分とが分離される。
路８１２によってデータ分と周波数分とが分離される。
そして反転２連送データがそろった時にタイミング回路
８５に起動をかけて、ＣＭＤＲ，８３とＤＡＴＲｓ６の
データが固定される。
８５に起動をかけて、ＣＭＤＲ，８３とＤＡＴＲｓ６の
データが固定される。
ＣＭＤＲ８３の内容から一致回路８１２によってフレー
ム種別、相手先ＰＬＣΦを解読し、かつ、バッファシフ
トレジスタ８１３とバッファ８１４とに手データ、コマ
ンドが入力される。
ム種別、相手先ＰＬＣΦを解読し、かつ、バッファシフ
トレジスタ８１３とバッファ８１４とに手データ、コマ
ンドが入力される。
自己ＰＬＣへの通信であれば、−数回路８１２によって
受信カウンタ８１をカウントアツプして、かつ、受信コ
マンドメモリ８１５へＣＭＤＲの内容が入力されている
バッファ８１４のデータを入力し、同時にバッファレジ
スタ８１３の内容をリンク用クロック８７に同期させて
、Ｐ工１０之イトデータとしてＰＬＯ本体に送出する。
受信カウンタ８１をカウントアツプして、かつ、受信コ
マンドメモリ８１５へＣＭＤＲの内容が入力されている
バッファ８１４のデータを入力し、同時にバッファレジ
スタ８１３の内容をリンク用クロック８７に同期させて
、Ｐ工１０之イトデータとしてＰＬＯ本体に送出する。
受信カウンタ８１６の内容は受信コマンドメモリ８１５
の空エリアに、例えば５回分格納する。
の空エリアに、例えば５回分格納する。
受信カウンタの内容は回線権利渡しコマンド。
ＰＬＣすが自己ＰＬＣすを指しておシ、回線の権利を得
た時にリセットする。
た時にリセットする。
ただし上述のデータをＰＬＯ本体へ送出するのは自己Ｐ
ＬＯへの送信データのときのみとする。
ＬＯへの送信データのときのみとする。
以上のごとく転送データを送受信することによシ、第４
図の外部通信条件情報作成時間が不要となる。この結果
、転送時間のみで送信が可能となシ、従来、１２００μ
ｓ費していた１７レーム送信を２００μＳに短縮できる
。すなわち従来の１／６の速さで転送できる高速性が得
られる。
図の外部通信条件情報作成時間が不要となる。この結果
、転送時間のみで送信が可能となシ、従来、１２００μ
ｓ費していた１７レーム送信を２００μＳに短縮できる
。すなわち従来の１／６の速さで転送できる高速性が得
られる。
第１図は加工設備とＰＬＯを示す図、第２図はＰＬＣの
内部構成を示す図、第３図は従来のＰＬＣ間通信制御装
置の内部構成を示す図、第４図は従来例の割込解析結果
を示す図、第５図はフレーム構成例、第６図は本発明に
係る通信制御装置の内部構成を示す図、第７図は本発明
に係る転送フレームの構成例、第８図は本発明の送信コ
マンドメモリの内部構造を示す図である。 ８・・・本発明に係るＰＬＣ間通信制御装置、８１５・
・・受信コマンドメモリ、８１６・・・受信カウンタ、
８１・・・送信カウンタ、８２・・・送信コマンドメモ
リ、８４・・・自己ＰＩ１０メモリアドレスメモリ、８
５・・・タイミング回路、８１２・・・−数回路、８３
・・・コマンドレジスタ、８１４・・・バッファ、８９
・・・ドライバー、８１０・・・反転２連送エラーチエ
ツク、８６・・・データレジスタ、８１３・・・バッフ
ァシフトレジスタ、８１１・・・ＡＭＰ、８１２・・・
ＰＬＬ。 ８７・・・リンク用クロック線。 代理人 弁理士 高橋明夫 第 １− 第 ２ 呂 第３０ ｒ−−−−一一−−−−−−−−−−１１ 竹 ８目 退化コマンドメモリ Ｇｂｒｔ 畠己ｐＩ／ひモリ了Ｅ′シス刃七す
内部構成を示す図、第３図は従来のＰＬＣ間通信制御装
置の内部構成を示す図、第４図は従来例の割込解析結果
を示す図、第５図はフレーム構成例、第６図は本発明に
係る通信制御装置の内部構成を示す図、第７図は本発明
に係る転送フレームの構成例、第８図は本発明の送信コ
マンドメモリの内部構造を示す図である。 ８・・・本発明に係るＰＬＣ間通信制御装置、８１５・
・・受信コマンドメモリ、８１６・・・受信カウンタ、
８１・・・送信カウンタ、８２・・・送信コマンドメモ
リ、８４・・・自己ＰＩ１０メモリアドレスメモリ、８
５・・・タイミング回路、８１２・・・−数回路、８３
・・・コマンドレジスタ、８１４・・・バッファ、８９
・・・ドライバー、８１０・・・反転２連送エラーチエ
ツク、８６・・・データレジスタ、８１３・・・バッフ
ァシフトレジスタ、８１１・・・ＡＭＰ、８１２・・・
ＰＬＬ。 ８７・・・リンク用クロック線。 代理人 弁理士 高橋明夫 第 １− 第 ２ 呂 第３０ ｒ−−−−一一−−−−−−−−−−１１ 竹 ８目 退化コマンドメモリ Ｇｂｒｔ 畠己ｐＩ／ひモリ了Ｅ′シス刃七す
Claims (1)
- 【特許請求の範囲】 １、相関を持つ複数台の加工設備の動作を制御するプロ
グラマブルロジックコントローラ（以下ＰＣＬと称す）
であって、他のＰＬＣと接続される通信制御装置を有す
るものに於て、 前記通信制御装置は、少くとも相手先ＰＬＣの内部記憶
手段のアドレス及び転送する情報の書式を記憶する外部
条件記憶手段と、 少くとも転送元アドレスを記憶する内部条件記憶手段で
あって前記外部条件記憶手段と前記書式が同一構成であ
るものとを有し、 前記外部条件に係る書式部分は、そのまま若しくは加工
して作成し、又は、 前記内部条件に係る書式部分は前記転送元アドレスに基
づいて前記転送する情報を読み出すことによシ作成し、 情報転送の準備期間を短縮することに特徴を有する高速
プログラマブルロジックコントローラ。 ２、相関を持つ複数台の加工設備の動作を制御するプロ
グラマブルロジックコントローラ（以下ＰＬＯと称す）
であって、他のＰＬＣと接続される通信制御装置を有す
るものに於て、 前記通信制御装置は、少くとも相手先ＰＬＣの内部記憶
手段のアドレス及び転送する情報の書式を記憶する外部
条件記憶手段と、 少くとも転送元アドレスを記憶する内部条件記憶手段で
あって前記外部条件記憶手段と前記書式が同一構成であ
るものとを有し、 前記外部条件に係る書式部分は、そのまま若しくは加工
して作成し、又は、 前記内部条件に係る書式部分は前記転送元アドレスに基
づいて前記転送する情報を読み出すことによシ作成し、 前記書式の最後に前記相手先ＰＬＯへ通信制御の権利を
渡す命令を配置することに特徴を有する高速プログラマ
ブルロジックコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273684A JPS60217446A (ja) | 1984-04-13 | 1984-04-13 | 高速プログラマブルロジツクコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273684A JPS60217446A (ja) | 1984-04-13 | 1984-04-13 | 高速プログラマブルロジツクコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217446A true JPS60217446A (ja) | 1985-10-31 |
Family
ID=13497940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7273684A Pending JPS60217446A (ja) | 1984-04-13 | 1984-04-13 | 高速プログラマブルロジツクコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6110296A (en) * | 1998-04-28 | 2000-08-29 | Usx Corporation | Thin strip casting of carbon steels |
| JP2018200731A (ja) * | 2018-10-01 | 2018-12-20 | オムロン株式会社 | サポート装置およびサポートプログラム |
-
1984
- 1984-04-13 JP JP7273684A patent/JPS60217446A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6110296A (en) * | 1998-04-28 | 2000-08-29 | Usx Corporation | Thin strip casting of carbon steels |
| JP2018200731A (ja) * | 2018-10-01 | 2018-12-20 | オムロン株式会社 | サポート装置およびサポートプログラム |
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