JPS60217596A

JPS60217596A - 半導体集積回路

Info

Publication number: JPS60217596A
Application number: JP60033242A
Authority: JP
Inventors: Masamichi Asano; 正通浅野; Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-02-21
Filing date: 1985-02-21
Publication date: 1985-10-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は信号が供給される端子と同じ端子に供給され
る電源の電圧を昇圧する機能を有する半導体集積回路に
関する。

〔発明の技術的背景とその問題点〕

一般に半導体集積回路のパッケージから導出される外部
導出ピン（端子）数は、パッケージの小形化等の面から
少ない方がよい。乙の問題の解決策として、集積回路の
゛外部導出ピンを共用することがあげられるが、信号用
ピンと電源用ビンを共用することを考えた場合、このビ
ンに付随した集積回路内部の配線に、入力信号の電流能
力（たとえば＋ｌＯμＡ〜−１０μＡ程度）以上の電流
を流すことは問題であるから、この能力の範囲内に電流
値を抑える必要がある。そしてこのようなビン共用回路
はたとえば特願昭５４−２３２０４号の出願で詳しく述
べられているが、以下この回路を説明する。第１図に示
す回路は基本的に電源切換回路１とインバータ（反転回
路）２とによって構成されている。このうち電源切換回
路１はソースが共通接続されこの共通接続点Ｏ１を出力
端とするディプレッション型のＭＯＳ　）ランソスタ３
およびエンハンスメント型のＭＯＳ　）ランゾスタ４と
によって構成されている。上記トランジスタ３のドレイ
ンには外部導出ピン５が設けられ、このピン５には通常
、使用される電源電圧ｖｃが常時供給される。さらにト
ランジスタ３のダートには制御信号Ａが供給される。ま
た上記トランジスタ４のドレイン、ダートが共通接続さ
れ、この共通接続点にはもう一つのピン６が設けられる
。上記ピン６には上記電源電圧ｖｃ系の信号、す、なわ
ちＶｃレベルを高論理レベル、アース（接地）レベルを
低論理レベルとする信号か、あるいはｖｃよシも高電圧
の電源電圧Ｖ、のいずれか一方が供給される。上記トラ
ンジスタ３，４によって構成される電源切換回路１は、
制御信号Ａのレベルに応じてその出力端Ｏ１から、上記
各ピン５．６に供給される電源電圧ｖｅあるいはＶｐを
切換出力するようになっている。なお、上記ピン６に供
給される信号は図示しない他の回路に供給されるように
なっている。

上記インバータ２はドレインが上記電源切換回路１の出
力端０１に接続され、ｒ−）、ソースが共に出力端０２
に接続されたディプレッション型のＭＯＳトランジスタ
７と、ドレインが上記出力端０２に接続され、ソースが
アースに接続されたエンハンスメント型のＭＯＳ　）ラ
ンジスタ８とから構成されている。そして上記トランジ
スタ８のダートには制御信号Ｂが供給される。

上記のような構成において、ピン６を信号用ピンとして
用いる場合には、制御信号Ａを高（論理）レベル（ｖｅ
レベル、たとえば＋５ビルト）としてトランジスタ３を
オンさせる。トランジスタ３．がオンすれば出力端Ｏ１
の電圧はほぼｖｃとなる。′このときピン６に供給され
る信号電圧は、これを他の回路の入力信号として用いる
場合、通常（ｖｃ十１）ボルトが最大であシ、出力端０
１の電圧はほぼＶ。であるため、トランジスタ４のしき
ｂ値電圧Ｖｔｈ４を１ビルト近辺にしておけばピン６に
信号を供給したとき入力電流はほとんど流れず、充分他
の回路の入力信号として通用する。またこのとき、イン
バータ２の出力端０２には、制御信号Ｂのレベルに対応
して高、低レベル信号が出力される。

一方、ピン６を電源用ピンとして用いる場合には、ピン
６に電源電圧Ｖｐ（たとえば＋２５メルト）を供給する
とともに制御信号Ａを低レベルにする。このときＶ、−
Ｖｔｈ４〉Ｖａｓ　”ｔｈ５かつＶ、〉Ｖａｓ　−Ｖｔ
ｈｓ　（ただしｖｏ３　、　Ｖｔｈｓハ）　５　ｙ　９
　ｘり３のｆ−）電圧およびしきい値電圧）の範囲でト
ランジスタ３がカットオフして、出力端Ｏ１の電圧はｖ
ｐ−ｖｔｈ４になる。そしてこのとき制御信号Ｂが低レ
ベルであれば上記電圧ｖｒｖｔｈ４はそのまま出力端０
２に出力される。

第２図は上記第１図に示す回路を用いたＥＦＲＯＭ　（
（レーサプルプログラマグルＲＯＭ　）の回路構成図で
ある。このＲＯＭはデータ読出し時には上記ピン６を信
号用ビンとして用い、データ書込み時の場合にはピン６
を＋２５♂ルトの電圧を供給するための電源用ビンとし
て用いるものである。第２図において１０はピン６の電
圧を検出する電圧検出回路であシ、ピン６の電圧がｖｃ
以下のときには高レベル信号を、ｖｐのときには低レベ
ル信号をそれぞれ出力するようになっている。そしてこ
の電圧検出回路１０の出力信号は前記トランジスタ３の
ダートに制御信号Ａとして供給されるとともに、前記ト
ランジスタ８のＰ−）に制御信号Ｂとして供給される。

また１１１〜１１ｎはアドレスデコーダであシ、こレラ
各アドレスデコーダ１１１〜１１ｎの出力端は、上記電
圧検出回路ｉｏの出力信号をダート入力とするディプレ
ッション型の各ＭＯ８トランジスタ１２工〜１２ｎを介
して、たとえば図示しない多数のメモリセルのダートが
接続されている行線１３五〜１３ｎそれぞれに接続され
る。また上記各行線１３１〜１３ｎにはそれぞれ、ディ
プレッション型のＭＯＳ　）ランジスタ１４のｆ−）、
ソースが共通接続され、さらにこの各トランジスタ１４
のドレインと前記ピン６との間には、前記インバータ２
の出力端０２の電圧をｒ−）入力トスるエンハンスメン
ト型のＭＯＳ　）ランゾスタ１５それぞれが挿入される
。

上記ＲＯＭにおいて各メモリセルにデータを書き込む場
合、行線１３１〜１３ｎに通常使用の電源電圧ｖｅ（＋
５ｓルト）よシも高い電圧を印加する必要があるため、
この場合、ピン６には電源電圧ｖｐ（＋２５？ルト）が
供給される。このとき電圧検出回路１０の出力信号は低
レベルとなシ、電源切換回路１内のトランジスタ３およ
びインバーク２内のトランジスタ８はそれぞれカットオ
フするため、インバータ２の出力端０２の電圧は前記し
たようにほぼｖｐ−ｖｔｈ４となる。また出力端０２の
電圧がほぼＶｐ−ｖｔｈ４になると各トランジスタ１５
がオンし、各行線１３１〜１３ｎに幌はぼｖＰ−”ｔｈ
４−ｖｔｈＩ５　（ただしｖｔｈＩ　５はトランジスタ
１５のしきい値電圧）が印加される。

このときトランジスタ１２１〜１２ｎはアドレスデコー
ダ１１１〜１１ｎの出力に応じカットオフあるいはオン
するため、トランジスタ１２１〜１２ｎのうちカットオ
フしているトランジスタが接続されている行線のみに上
記電圧ｖＰ−ｖｔ　ｈ　４−　Ｖｔ　ｈｌ　５が印加さ
れてデータの書き込みが行なわれる。

しかしながら上記ＲＯＭにおいてＶ、として＋２５？ル
トを供給する場合、トランジスタ４およびトランジスタ
１５のしきい値電圧はバックダートバイアス効果によっ
て約３？ルトになるため（ただし、基板の抵抗率が２０
Ｑ”、Ｐ　−）酸化膜厚がｓ　ｏ　ｏ　ｌ、基板とソー
スが同電位の状態でのしきい値電圧がＱ、８ｄｅルトの
場合）１．インバータ２の出力端０２の電圧は＋２５？
ルトよシも約３？ルト低−＋２２ボルトに、行線１３１
〜１３ｎに印加される電圧は＋２２♂ルトよシもさらに
約３？ルト低い＋１９ボルトにそれぞれ低下してしまう
Ｏこのように従来では信号用と電源用に共用した外部導出
ビンに電源電圧を供給する場合、実際に使用できる電圧
が低くなってしまい電圧効率が悪いという不都合がある
６ところで上記第２図に示すＲＯＭにおいて各トランジス
タ１５のｅ−ト電圧、すなわちインバータ２の出力ｐＯ
ｚの電圧を、ドレイン電圧すなわちビン６に供給される
電圧ｖｐに近い電圧ある騒はＶｐ、１：　ｊ）も高い電
圧にすれば、行ｆｍ１３ｓ〜１３ｎに印加される電圧は
ほぼＶｐとすることができる。そこでインバータ２の出
力端０宏の電圧をＶに近い電圧あるいはＶ、よりも高い
電圧にするためにはビン６に供給される電圧を昇圧する
必要がある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あ夛、その目的は、信号用と電源用〔発明の概要〕〜Ｊ上記目的を達成するためこの発明あっては、電圧昇圧手
段によシミ源電圧を昇圧し、この昇圧電圧を定電圧手段
によシ所定値に制限するようＫしている。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を説明する。

第３図において第１．第２．第３の電源切換回路１１ｇ
１２ｒ１３それぞれは、前記第１図に示すものと同様に
、制御信号Ａをｒ−ト入力とするディゾレッ７Ｉｌｌン
型の［０８）ランジスタ３とドレイン、ダートが共通接
続されたエンハンスメント型のＭＯＳ　）ランゾスタ４
とによって構成されている。また第１．第２のインバー
タ２１．２２それぞれも、第１図に示すものと同様に、
ダート、ソースが出力端０２に共通接続されたディゾレ
ッション型のＭＯＳ　トランシスタフと制御信号ＢをＰ
−）入力とするエンハンスメント型のＭＯＳ　）ランソ
スタ８とによって構成されてｂる。上記第１の電源切換
回路１１の出力端Ｏ１は上記第１のインバータ２１の電
源供給端すなわちトランジスタ７のドレインに接続され
る。また上記第１のインバータ２１内のトランジスタ８
のダートには、上記第１、第２．第３の電源切換回路１
８．１□、１３内の各トランジスタ４のドレインが共通
接続されるビン６に電源電圧ｖｐが供給されている期間
に、所定周波数の繰シ返し信号を発生する発振回路２０
の出力信号が上記制御信号Ｂとして供給される。上記第
１のインバータ２１の出力端Ｏ！と上記第２の電源切換
回路１２の出力端Ｏ１との間には、第１のキャパシタン
ス２ノが接続される。また上記第２の電源切換回路１２
の出力端０２とアースとの間には第２のキヤ／４′シタ
ンス２２が接続される。なお、この第２のキャパシタン
スは出力端０．の浮遊容量およびｆ−）容量等の寄生容
量を利用しても良いし、新たに容量を付加して構成して
も良い。上記第３の電源切換回路１３の出力端Ｏ１は上
記第２のインバータ２２の電源供給端すなわちトランジ
スタ７のドレインに接続される。また上記第２、第３の
電源切換回路１．．１３の出力端間には、ドレイン、ダ
ートが共通接続されてダイオード接続されたＩ型のＭＯ
Ｓ　）ランソスタ２３が接続される。ここでいうＩ型の
トランジスタとはしきい値電圧が０？ルト近傍（たとえ
ば−０，３♂ルト）にあるものをいう。さらに上記第２
の電源切換回路１２の出力端０１とアースとノ間ニは、
アノードをアース側に向けてダイオード２４が接続され
る。

第４図は上記発振回路２０の具体的な構成を示すもので
ある。図示するようにこの回路はディプレッション型、
エンハンスメント型オヨヒＩ型（トランジスタ４１）の
ＭＯＳ　）ランジスタとキャパシタンスとによって構成
され、パワーダウン機能を備えている。すなわち制御信
号Ｘが低レベル（ビン６を信号用ピンとして用いる場合
）のとき、ノ臂ワーダウン状態となシ発振しない。一方
、信号Ｉが高レベル（ビン６を電源用ビンとして用層る
場合）のときは発振して所定周波数の繰シ返し信号を発
生するようになっている。

第５図（ａ３〜（ｈ）は上記実施例回路の動作の一例を
示す波形図であシ、同図（ａ＞はビン６の電圧変化波形
を、同図（ｂ）は制御信号Ａの電圧変化波形を、同図（
ｃ）は発振回路２０の出力電圧変化波形を、同図（ｄ）
は制御信号Ｂの電圧変化波形を、同図（ｅ）は第１のイ
ンバータ２１の出力端０．の電圧変化波形を、同図（ｆ
）は第２の電源切換回路１２の出力端Ｏ１の電圧変化波
形を、同図（ｇ）は第３の電源切換回路１３の出力端Ｏ
１の電圧変化波形を、さらに同図（ｍｌは第２のインバ
ータ２２の出力端Ｏ：の電圧変化波形をそれぞれ示す。

以下、第５図（ａ＞〜（ｈ）を用いて上記実施例回路の
動作を説明する。

まず、ビン６は第５図（ａ）に示すように、時刻１、以
前およびｔ４以後は信号用ビンとして使用され、時刻ｔ
１からｔ４の期間では電源用ピンとして使用されるもの
とする。時刻ｔ１以前およびｔ４以後ではビン６の電圧
はｖｃまたはＯビルトであシ、信号Ａが高レベル、信号
Ｉが低レベルとなるため発振回路２０の出力は低レベル
となシ、第１のインパ・−夕２！の出力端０繁の電圧、
第２．第３の電源切換回路１．．１３それぞれの出力端
Ｏ１の電圧はほぼｖｃ（たとえば＋５？ルト）になる。

このとき信号Ｂは高レベルであるから、第２のインバー
タ２２の出力端、Ｏｚの’Ｆｌ圧はＯ？ビルトなわち低
レベルとなる。次に時刻１．においてビン６が電源用ピ
ンになシ、電源電圧ｖｐ（たとえば＋２５？ルト）が供
給される。このとき、信号Ａが低レベル、信号Ｘが高レ
ベルとなシ発振回路２０が動作し、第１のイン／４−夕
２１内のトランジスタ８のｒ−トには第５図（ｃ）に示
すようにｖｅと０♂ルトとの間で電圧が変化する所定の
周波数の繰シ返し信号が入力する。さらにこのとき、第
１のインバータ２１内のトランジスタ７のドレインには
、ｖｐよシもトランジスタ４のしきい値電圧ＶｔｈＪ分
低い電圧ＶＰ　’ｔｈ４となりている第１の電源切換回
路１１の出力端Ｏ１の電圧が入力するため、第１のイン
バータ２１の出力端０２ではほぼＯぎルトとｖｐ−Ｖｔ
ｈ４との間で電圧が変化する波形が得られる。一方、第
２．第３の電源切換回路１、．１３では各トランジスタ
４によって、出力端０．それぞれがｖＰ−ｖｔｈ４に充
電される。また第２の電源切換回路１２の出力端Ｏ１の
電圧は第１のインバータ２１の出力電圧に同期して、第
１のキャパシタンス２１による容量結合によってよシ高
い電圧に持ち上げられるが、信号Ｂが高レベルで第２の
インバータ２２の出力端０２の電圧がＯＭシルトなって
いるため昇圧されない。したがって時刻ｔｉ以後から制
御信号Ｂが低レベルに立下る時刻ｔ２までの期間では、
第２．第３の電源切換回路１２．１３の各出力端０１の
電圧はほぼ一定になる。

時刻ｔ２において信号Ｂが低レベルに立下ると、第２の
インバータ２２内のトランジスタ８がカットオフするた
め、第２の電源切換回路１２の出力端Ｏ１の電圧は第１
のインバータ２１の出力端Ｏ！の電圧に同期して順次レ
ベルシフトされる。レベルシフトされる第２の電源切換
回路１２の出力端Ｏ１の電圧はダイオード接続されたト
ランジスタ２３によシ整流され、この整流出力電圧が第
３の電源切換回路１３の出力端Ｏ１に入力されるため、
この第３の電源切換回路１ｓの出力端０１および第２の
インベータ２１の出力端Ｏ−には昇圧された電圧が得ら
れる。この昇圧された電圧が得られている期間では、第
２．第３の電源切換回路Ｊ２＋Ｊ３内の各トランジスタ
４はカットオフしているため、ピン６への電流は生じな
い。

また昇圧時に第２の電源切換回路１−の出力端０１の電
圧がダイオード２４の逆バイアス時におけるブレークダ
ウン電圧を越えると、このダイオード２４がブレークダ
ウンを起すため、第２．第３の電源切換回路１２．１３
の各出力端Ｏ！の電圧は所定値に押えられ、この電圧が
異常に高くなることによる各トランジスタの破壊を防止
することができる。したがって、上記ダイオード２４の
ブレークダウン電圧は、第２゜第３の電源切換回路Ｊ　
２　＊　７３　、第２のインバータ２２内の各トランジ
スタおよびトランジスタ２３のブレークダウン電圧、た
とえばソヤンクションブレークダウン電圧、フィールド
インデューズドジャンクションブレークダウン電圧等よ
シも低く設定されている。

ここで第１のインバータ２１の出力端０２の高レベルの
電圧をＶ（，２□）、第２の電源切換回路１２の出力端
Ｏ１の低レベル、高レベルの電圧をそれぞれｖＬ（Ｊｚ
）　、ｖＨＣｌｘ）とし、第１　、ｉ２のキャパシタン
ス２１．２２の容量をそれぞれＣ，、Ｃ，とすれば、第
１のインバータ２１の出力端０２の電圧がｖ（２１）と
なったときに次の式が成立する。

Ｃｓ　（Ｖ（２，）＋ｖＬ（ｈ））　＋ｃ！ｖＬ（Ｊｇ
）＝　（Ｃｔ＋Ｃｓ）　Ｖｎ（Ｊｓ）　−（１１ここで
、α＝９１とおけばｖＨＣｌｚ）は次式で表わＣ。

される。

（１＋（Ｘ）Ｖｂ（ｚｌ）＋Ｖ（２、）−（２１■Ｈ（
１鵞）−１＋ケ□ したがってｖ！１（Ｊｘ）はＣ１とＣ，の容量比αの値
によって決定され、原理的には次式の範囲で設定可能で
ある。

ＶＬ（’Ｊｌ）＜Ｖａ（７１）＜ｖＬ（ｈ）＋ｖ（２ｔ
）　”’　（３）この結果、基板濃度７　Ｘ　１０”　
ａｔｏｍｓ／ａｎ３、ゲート酸化膜厚ｓ　ｏ　ｏ　ｌ、
パックダート／クイアズが０ビルトのときの第１．第２
．第３の電源切換回路１１ａ１ｍ＋’ｓ内の各トランジ
スタ４のしきい値電圧Ｖｔｈ４（ｏ）を０．８コルトと
すると、Ｖ’＝＋２５＆ルトのときトランジスタ４のし
きい値電圧Ｖｔｈ４（ｚｓ）は・々、りｆ−）−々イア
ス効果によシ約３はルトになるため、ｖ（Ｊ、）””ｐ　Ｖｔｈ４（２ｓ）＝２５−３＝２２［＆ルト］　・・・（４）ｖＬ（Ｊｉ
）＝ｖｐ　’ｔｈ４（２５）＝２５−３＝２２Ｃｄルト
〕　・・・（５）となシ、α＝１、すなわちＣ１””Ｃ
２の場合、上記（２）式によｈ　ｖＨ（Ｊ、）＝３３　
ｚルトとなる。このとき、■型のＭＯＳ　）ランソスタ
２３のしきい値電圧は、パックｆ−）バイアス効果によ
シ約１．２　、Ｊ？シルトなるため、第２のインバータ
２２の出力端０２の電圧は一定時間後に３１．８＆ルト
になる。

時刻ｔ３からｔ４までの期間およびｔ４以後はそれぞれ
、時刻ｔ１からｔ４までの期間およびｔ１以前と同じ動
作なので説明は省略する。

上記実施例回路を前記第２図に示すＲＯＭの電源切換回
路１およびインバータ２の代わシに用騒、第２のインバ
ータ２２の出力端０２を各トランジスタ１５のｆ−トに
接続すレバ、ピン６にＶ、＝＋２５ｄ？ルトを印加した
とき第２のインバータ２２の出力端０２の電圧はたとえ
ば前記のような条件下では３１．８＆ルトになるため、
各トランジスタ１５は３極管領域に入シ、行線１３１〜
１３ｎにはビン６に印加された＋２５？ルトがほぼその
１−１出力されることになる。

このように上記実施例回路をＥＰＲＯＭに用いれば従来
のような電圧効率が悪くなるという不都合は生じない。

第６図は上記実施例回路において、ビン６に供給する電
源電圧Ｖｐに対する第２の電源切換回路１２の出力端ｏ
、のビーク電圧Ｖｐｚ（Ｊ□）と第２のインバータ２２
の出力端０２の電圧■（２３）の変化特性を示すもので
ある。ここで実線で示す特性は前記ダイオード２４を設
けた場合のものであシ、破線で示す特性は設けなかった
場合のものである。第６図から明らかなようにダイオー
ド２４を設けた場合、第２の電源切換回路１２の出力端
Ｏ１のピーク電圧ｖｐｇ（１＊）は・第２、第３の電源
切換回路１ｚ＋１１１、第２のインベータ２２内の各ト
ランジスタおよびトランジスタ２３のブレークダウン電
圧Ｖｌｌｎよシも低い一定電圧に設定される。したがっ
て上記ダイオード２４は定電圧回路として作用する。

第７図（ａ）〜（ｃ）それぞれは上記ダイオード２４０
代わシに使用可能な定電圧回路の一例を示すものである
。第７図（ａ）に示す回路はフィールドインデユーノド
ダイオード３ノのダートを、一対の抵抗ｊ　２．　Ｊ　
３によってｖｃを分割した電圧によって／ぐイアスした
ものでアシ、ダイオード３１のダート電圧によってブレ
ークダウン耐圧を設定することができる。同図（ｂｌは
ｎ個のエンハンスメント型のＭＯＳ　）ランジスタ３４
１〜３４ｎを直列接続したものであシ、第２の電源切換
回路１２の出力端Ｏ１の電圧はｎ・Ｖｌｈ（３４）とな
る。

ただしＶｔｈ（５４）は各トランジスタ３４１〜３４ｎ
のしきい値電圧であシ、すべて等しい値であるとする。

同図（ｃ）はｆ−）酸化膜が極めて厚い（たとえば８０
００Ｘ）フィールドＭＯ８）ランノスタ３５である。

第８図（ａ）〜（ｄ）それぞれは前記第１．第２．第３
の電源切換回路１１．１□　、１３の代わシに使用可能
な電源切換回路の構成を示すものである。第８図−（ａ
）　、　（ｂ）それぞれに示す回路は１個のディグレッ
ション型のＭＯＳ　）ランゾスタ３６と２個のエンハン
スメント型のＭＯＳ　）ランシス゛り３７．３８とによ
っであるじは３個のエンハンスメント型のＭＯＳ　）ラ
ンゾスタ３７．３８．３９によって構成され、ビン６に
電源電圧■、を印加したときに出力端ｏ、でハＶｐ　２
Ｖｔｈｇ　（ｖｔｈ”は２個の各エンハンスメント型の
ＭＯＳトランジスタ３７？、３１１のしきい値電圧）な
る電圧が得られる。また第８図（ｃ）　、　（ｄｌそれ
ぞれに示す回路は１個のディゾレッション型のＭＯＳ　
）ランジスタ３６とｎ個のエンハンスメント型のＭＯＳ
　）ランゾスタ３９１〜３９ｎとによって、あるいは（
ｎ＋１　）　個（Ｄエンノ・ンスメント型のＭＯＳトラ
ンジスタ３９．〜３９ｎ＋１によって構成され、ビン６
に電源電圧ｖｐを印加したときに出力端Ｏ１ではｖｐ−
ｎＶｔｈｚ（Ｖｔｈｚはｎ個の各エンハンスメント型の
ＭＯＳ　）ランゾスタ３９１〜３９ｎのしきい値電圧）
なる電圧が得られる。

第９図はこの発明の他の実施例の構成を示すものである
。前記第３図に示す実施例回路において第３の電源切換
回路１３は、ビン６に電源電圧ｖｐが印加されたとき、
第２のインバータ２２内のトランジスタ７のドレイン電
圧を急速に上昇させるためのものである。したがって第
２のインバータ２２の出力端０２の電圧が上昇するのに
要する時間を特に問題としない場合には第９図に示すよ
うに省略してもよい。なお、この実施例回路では定電圧
回路としての前記ダイオード２４が第２のインバータ２
２の出力端０２に接続されておシ、このダイオ−Ｐ２４
を設げることによシ第２のインバータ２２′の出力端０
２の電圧はダイオード２４のブレークダウン電圧で決定
され、ＭＯＳトランジスタ２３のしきい値電圧には左右
されず一定となる。なお、このダイオード２４は第３図
の実施例と同様に第２の電源切換回路１２の出力端Ｏ１
に接続するようにしてもよい。

また、ダイオード接続されたＭＯＳ　）ランジスタ２３
は、第２．第３の電源切換回路１ｇ、１ｇの各出力端０
１における電圧降下を低くおさえるためにそのしきｂ値
電圧は小さｂ方がよく、前記第３図あるいは上記第９図
それぞれの実施例のように、そのしき１値電圧がθ？ル
ト近傍の■型のＭＯＳ　）ランゾスタを周込るのが好ま
しいが、これは通常のエンハンスメント型のＭＯＳトラ
ンジスタＣパックゲートバイアスがＯ？ルトのときしき
１値電圧は０．８＆ルト）あるいは通常のＰＮ接合ダイ
オード等、整流作用をもつものならばどのようなもので
も使用可能である。

なお、第１０図はパックＰ−）バイアス電圧〆ＩＶｎ　
ｌに対するしきい値電圧Ｖｔｈの変化特性を示すもので
アシ、実線は１型のＭＯＳ　）ランジスタを、破線はエ
ンハンスメント型のＭＯＳ　）ランゾスタをそれぞれ示
す。ここでエンハンスメント型のＭＯＳ　）ランゾスタ
のＶｔｈが〆ｌＶｍｌ＞２がルトの範囲で大きく変化し
ているのは、チャネルイングラの影響による。

この発明による半導体集積回路では、昇圧されたかなシ
高い電圧が得られるため、この高電圧が印加されるトラ
ンジスタには高耐圧構造が用いられている。第１１図は
前記トランジスタ４．７．８部分の素子構成を示すもの
であり、第１１図（ａ）は平面図、同図（ｂ）はその断
面図、同図（ｃ）はシンボル図である。図において−Ｌ
！はｐ型の基板、５１，５２．５３はｎ＋型のドレイン
領域、５４，５５．５６は♂型のソース領域、５７はｐ
−型のフィールド領域、５８はソース、ドレイン領域と
同導電型でよシネ細物濃度が低Ｉｎｎ−型の低濃度領域
、５９は第１ポリシリコン配線、６０は第２ポリシリコ
、ン配線、６１はＡｔ配線、６２は絶縁膜である。図示
するように各ドレイン領域５１，５２．５３および各ソ
ース領域５４．５５それぞれは直接フィールド領域５７
に接触せず、低濃度領域５８が介在しているため、ドレ
イン領域５１，５２．５３およびソース領域５４．５５
それぞれとフィールド領域５７との接触による接合破壊
電圧の低下、ダート変調接合破壊電圧（Ｂｒｅａｋｄｏ
ｗｎ　ｖｏｌｔａｇｅｏｆ　ｔｈｅ　Ｆｉｅｌｄ　１ｎ
ｄｕｃｅｄ　Ｊｕｎｃｔｉｏｎ　）の低下を防止するこ
とができる。

〔発明の効果〕

以上、説明したようにこの発明によれば、信号用と電源
用に共用した端子に供給される電源電圧を昇圧する機能
を有し、昇圧された電圧が一定値を越えることがない半
導体集積回路を提供することができる。

【図面の簡単な説明】

第１図はぎン共用回路の構成図、第２図は上記回路を用
いたＥＰＲＯＭの回路構成図、第３図はこの発明の昇圧
回路の一実施例の回路構成図、第４図は同実施例回路の
一部分の具体図、第５図は同実施例回路の動作の一例を
示す波形図、第６図は同実施例回路を説明するための特
性図、第７図は同実施例回路の一部分の他の例を示す回
路図、第８図は同実施例回路の一部分の他の例を示す回
路図、第９図はこの発明の他の実施例の回路構成図、第
１０図は上記第３図および第９図に示す実施例回路を説
明するための特性図、第１１図は上記第３図および第９
図に示す実施例回路内のトランジスタの素子構成を示す
平面図、断面図およびシンボル図である。１１・・・第１の電源切換回路、１２・・・第２の電源
切換回路、１３・・・第３の電源切換回路、２１・・・
第１のインバータ、２２・・・第２のインバータ、２０
・・・発振回路、２１・・・第１のキャパシタンス、２
２・・・第２のキャパシタンス、２３・・・ｌｆｆ１ノ
ＭＯ８）ランゾスタ、２４・・・ダイオード。出願人代理人　弁理士　鈴　江　武　彦第１図第４図　２０

Claims

【特許請求の範囲】

外部から電源電圧が供給される端子と、この端子に供給
される電圧を昇圧する電圧昇圧手段と、この手段によシ
得られる昇圧電圧を所定値に制限する定電圧手段とを具
備したことを特徴とする半導体集積回路。