JPS60219605A

JPS60219605A - デジタル磁気記録回路

Info

Publication number: JPS60219605A
Application number: JP59074306A
Authority: JP
Inventors: Masaru Moriyama; 優森山
Original assignee: Victor Company of Japan Ltd; Nippon Victor KK
Current assignee: Victor Company of Japan Ltd; Nippon Victor KK
Priority date: 1984-04-13
Filing date: 1984-04-13
Publication date: 1985-11-02
Also published as: EP0161496A1; DE3572063D1; KR850007514A; KR900002251B1; JPH0580042B2; EP0161496B1; DE161496T1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はデジタル磁気記録回路に関し、特に、ＰＣＭ記
録再生装置等に用いられるデジタル磁気記録回路に関す
る。

（従　来　技　術）近年、電子技術の発展に伴い情報信号の＾品位・高忠実
度記録再生が可能な装置が登場している。

この装置の一例であるＰＣＭ記録再生装置、つまり、オ
ーディオ信号等のアナログ信号をデジタル信号に変換し
て磁気記録媒体等の記録媒体に記録再生を行なう装置は
、その記録再生方式の観点から固定ヘッドを用いて記録
再生を行なう方式の装置と、回転ヘッドを用いて記録再
生を行なう方式の装置とに大きく分類される。

上述した固定ヘッド方式の場合、例えば、伝送されるオ
ーディオ信号の品質が伝送チ１アンネル数　２チｔｌンネル、１チャンネル当
りの伝送ピット数　１６ビツト、サンプリング周波数　４４．１ｋＨｚ以上、であるとす
ると、このオーディオ信号の総伝送レートは２ＭＢＰＳ
　（毎秒２Ｍビット）以上となるため、安定した記録再
生を行なうためには複数のトラックを設け、１トラック
当りの伝送レートを低く設計する必要がある。そのため
、上述した固定ヘッド方式の場合は複数トラックを用い
た記録再生、つまり、マルチトラック記録再生を行なう
ことが必要である。

また、マルチトラック記録再生を行なうための記録ヘッ
ドとして従来の巻線型の記録ヘッドを用いてもよいが、
トラン゛り数が多いため、記録ヘッドと信号処理回路・
駆動面路等との接続やヘッドの生産性を考慮すると、後
述する第６図に示すようなＲＷｍ等で複数の記録ヘッド
が一体的に形成されたマルチトラック記録ヘッドを用い
て記録を行なうことが望ましい。

第２図は従来のマルチトラック記録ヘッドを用いた記録
の一例を説明するための図である。第２図においてＴは
磁気テープ、Ｃｈ１〜ｃｈｎ　（第２図中にはｃｈｌ及
びｃｈｎのみを図示しである）は磁気テープＴに形成さ
れるｎデータチャンネルのマルチトラック、１，１°は
記録信号入力端子で、記録信号入力端子１は記録増幅回
路Ａ１に接続し、記録信号入力端子１′は接地している
。また、上述したように磁気テープＴにｎデータチャン
ネルのマルチトラックで記録する場合は記録増幅回路Ａ
１と同一の構成の記録増幅回路が合計ｎ回路、つまり、
記録増幅回路Ａ１〜Ａｎ’（第２図中には記録増幅回路
Ａ１のみを図示しである）が必要である。記録増幅回路
Ａ１〜Ａｎは記録ヘッドを駆動する公知の駆動回路であ
り、演算増幅回路２、抵抗器Ｒ１〜Ｒ５から構成されて
いる。

Ｍ１〜Ｍｎ（第２図中にはＭｌ及びＭｎのみを図示しで
ある）は記録ヘッドで、記録ヘッドＭ１〜Ｍｎは一端が
記録増幅回路Ａ１〜Ａｎ（第２図中には記録増幅回路Ａ
１のみを図示しである）に接続されると共に、他端は接
地している。

第２図に示すような構成でデジタルデータ（以下、デジ
タル信号にかえてデジタルデータと記すこともある）を
磁気テープ上に磁化反転として記録する場合、記録信号
入力端子１，１′には正負の信号電圧が供給されており
、例えば、各トラック毎に記録増幅回路Ａ１−八〇から
第３図に示づような正負の定電流１ｉ＝−ｅ　（Ｒ２＋’Ｒ３）／　（Ｒ３・Ｒ４）（但し
、上式の値は記録増幅回路Ａ１の場合を示したもので、
ｅは記録増幅回路Ａ１に供給される電圧値、Ｒ１−Ｒ４
は記録増幅回路Ａ１を構成する抵抗器の抵抗値で、また
、ＲＷｍＲ４である。）を記録ヘッドＭ１〜１ｙｌｎに
供給し、記録を行なっていた。

なお、第３図は記録ヘッドに供給される電流波形を示し
た波形図で、第３図において横軸は時間ｔ、縦軸は電流
ｉを示しており、縦軸の上方向は正の電流を示し、下方
向は負の電流を示し、０及び１は記録されるデジタル信
号の種類を示している。

記録ヘッドＭ１〜Ｍｎに巻線型記録ヘッドを用いて磁気
テープＴ上にデジタルデータを磁化反転として記録する
際、記録ヘッド（巻線型ヘッド）は誘導性負荷となるの
で、記録増幅回路Ａ１〜Ａｎは記録ヘッドＭ１〜Ｍｎを
十分に駆動することができる微分増幅回路あるいは定電
流口路を用い−る。これは、飽和記録において最小磁化
反転−パルス幅を広く記録するためである。

なお、第２図中に示した記録増幅回路Ａ１〜Ａｎはパイ
ラテラル回路と呼ばれている正負定電流出力の定電流回
路である。

しかし、第２図に示した回路においては記録増幅回路Ａ
１〜Ａｎそれぞれに正負２系統の電源電圧を供給する電
源回路が必要であり、また、大電流出力の演算増幅回路
もデータチャンネル数だけ必要であるため、データチャ
ンネル数が増加すると記録増幅回路Ａ１〜Δｎの数が増
加し、この結果、輪回路規模が大きくなり、消費電力の
増大及び価格の、Ｅ昇が生じ、また、小型軽量化をはか
ることが難しいという問題点を有していた。

そこで、従来は第４図及び第５図に示すような構成の駆
動回路を用いて記録ヘッドを駆動していた。第４図はＢ
　Ｔ　Ｌ　（Ｂ　ａｌａｎｃｅｄ　Ｔ　ｒａｎｓｆｏｒ
ｍしｅｓｓ、）回路と定電流源とを組み合わせた駆動回
路の回路図、第５図は相補回路（Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙＳ　ｙｍａ＋ｅｔｒｙ　Ｑ　１ｒｃｕｉｔ）の正
負定電流源を用いた駆動回路の回路図である。なお、第
４図及び第５図は第２図に示したデータチャンネルｃｈ
１のみを示しである。

第４図において、第２図と同一の構成要素には同一の符
号を付してその説明を省略する。Ｓ＾は定電流源で、３
．３’　、４．４’はＭＯＳトランジスタやバイポーラ
トランジスタ等の半導体スイッチング素子で、スイッチ
ング素子３と３９．４と４′とはそれぞれ相反動作を行
なうと共に、スイッチング素子３と４．３′と４′とも
相反動作を行なう。つまり、スイッチング素子３が導通
状態の際はスイッチング素子３′が非導通状態となり、
スイッチング素子４は非導通状態、スイッチング素子４
゛は導通状態となる。（第４図には１述した状態を示し
である）上述したようにスイッチング素子３．３’　、４゜４′
の状態を制御することにより、磁気ヘッドＭＩには順方
向電流及び逆方向電流が流れるので、磁化反転を磁気テ
ープに記録することが可能となる。

第５図において、第４図と同一の構成要素には同一の符
号を付してその説明を省略する。Ｓ＾。

ｓｏは正負の定電流源で、５，５′はＭＯＳトランジス
タやバイポーラトランジスタ等の半導体スイン）ング素
子で、スイッチング素子５と５′とは相反動作を行なう
。つまり、スイッチング素子５”が導通状態の際はスイ
ッチング素子５が非導通状態となる。（第５図には上述
した状態を示しである）上述したようにスイッチング素子５．５′の状態を制御
することにより、記録ヘッドＭ１には順方向電流及び逆
方向電流が流れるので、磁化反転を磁気テープに記録す
ることが可能となる。

第４図及び第５図に示した駆動回路は上述したようなス
イッチング素子を用いて磁気ヘッドに流れる電流の方向
を切換えて、記録を行なっている。

しかし、スイッチング素子の導通状態の抵抗値がゼロオ
ームの理想的なスイッチング素子を実現することは不可
能であるので、スイッチング素子には常に抵抗値が存在
する。このようにスイッチング素子に抵抗値が存在する
ため記録ヘッドを駆゛動づる電流をスイッチング素子で
制御すると電力の損失が生ずる。第４図に示した駆動回
路では１つの記録ヘッドを駆動Ｊるのに４つのスイッチ
ング素子を必要とし、また、記録ヘッドに電流を供給す
る電流経路に常に２つのスイッチング素子が存在し、電
力損失が大きくなるため、マルチトラック化した際には
スイッチング素子の数が増加して回路規模が大きくなる
と共に、価格が上昇し、電力損失も増大するという問題
点を有していた。一方、簿膜ヘッドは集積回路等の製造
に用いるパターンマスク技術を用いて製造するので、マ
ルチトラックｌ膜ヘッドを製造することは容易であるが
、駆動回路との接続あるいは製造の際のボンディング工
程数を考慮すると、できる限り薄膜ヘッド間をパターン
マスクで共通接続するような構成にした方が薄膜ヘッド
の生産性の点から考えた際に優れている。しかし、第４
図に示した駆動回路ではマルチトラック化した際に記録
ヘッドの２つの端子を共通接続できないので、配線工程
の数が増加するという問題点も有していた。

また、第５図に示した駆動回路では１データチャンネル
当りのスイッチング素子の数が減少し、記録ヘッドに電
流を供給する電流路に什在するスイッチング素子の数も
第４図に示した駆動回路よりも減少するので電力損失は
減る。しかし、電流源としては電子回路で構成された定
電流源を用いることが望ましく、第５図に示した駆動回
路°を用いてマルチトラック化する場合はそれぞれの記
録ヘッド毎に定電流源を設置プる必要があり、さらに、
１データチヤンネルあたり２つの電流源が必要となる。

その結果、マルチトラック化した際に回路規模が大きく
なるという問題点を有していた。

さらに、定電流源あるいは定電圧源は軽負荷時の余剰電
力を制御トランジスタ等に電力損失として与えることに
より、定電流特性あるいは定電圧特性を達成するように
構成される場合が多く、これらの電力損失も含めた駆動
回路の電源容量は記録ヘッド及びスイッチング素子で消
費される電力容量よりも大きくなる。特に、民生用の機
器としては省電力・小型軽量化・低価格化を考慮しなけ
ればならないため、上述したような構成の定電流源ある
いは定電圧源を構成することは望ましくなく、例えば、
小容量の電源トランス、整流回路、電解コンデンサのみ
によって構成される直流電源回路を用いる場合が多く、
このような電源回路を用い、かつ、その電源容量が小さ
い場合は、負荷が増大すると、電圧降下が著しく、記録
ヘッドに所定の電流を供給することが困難になるという
問題点も有していた。

ぞこで、本発明は記録ヘッドの共通接続点の電位を伝送
されるデジタルデータに対応させて変化させることによ
り、１系統の制−回路で、入力されるデジタルデータに
拘わらず記録ヘッドに一定の電流を供給することができ
、また、１トラツクあたりのスイッチング素子数を減少
させることが可能で、スイッチング素子による電力損失
を減少させることができ、さらに、配線工程数を減少さ
せることもでき、電流源あるいは電圧源を１トラツク毎
に独立に設番ノる必要がないので、小型軽量化・低価格
化を図ることができるデジタル磁気記録回路を提供する
ことを目的と丈る。

（問題点を解消するだめの手段）上述した問題点を解消するために本発明は入力デジタル
信号を記録媒体の複数のトラックに記録ザる記録再生装
置の一構成要素であって、一端が共通接続されている複
数の記録ヘッドから構成されている記録ヘッド群と、前
記記録ヘッド群のそれぞれの記録ヘッドの他端に接続さ
れ、前記記録ヘッド群に前記入力デジタル信号に対応し
た順方向電流あるいは逆方向電流の記録電流を選択切換
して供給する複数のスイッチング素子から構成されてい
るスイッチング素子群と、出ツノ端子が前記共通接続さ
れた記録ヘッドの一端に接続され、前記記録ヘッド群の
それぞれの記録ヘッドに略一定の記録電流が供給される
ように前記記録ヘッド群に供給される総記録電流に対応
して前記共通接続された記録ヘッドの一端の電位を可変
する制御駆動回路とからなるデジタル磁気記録回路を提
供づ−るものである。

（実　施　例）まず、上述した薄膜で形成された記録ヘッド（以下、単
に薄膜ヘッドと記すこともある）について第６図を参照
して説明する。第６図は薄膜ヘッドの構成を説明するた
めの図である。

第６図において、６．７は接続用の端子、Ｐはコイルパ
ターン、Ｙはヨーク、Ｈは記録ギャップ、Ｂはフェライ
トベースである。

第６図に示した薄膜ヘッドはマスクパターン技術・蒸着
技術等を用いて製造するので、従来のコアに電線を巻き
つけて構成する巻線（バルク）型の記録ヘッドに比べて
十数トラックから数十トラックの記録ヘッドを容易に製
造することができ、しかも、トラックピッチが数十ミク
ロン程度のマルチトラック記録ヘッドをも容易に製造す
ることができる。しかし、従来の巻線型の記録ヘッドに
較べてコイルのターン数が少ないため、記録ヘッドとし
て用いる際は記録電流を大きくづる必要がある。記録電
流を少なくするためにはコイルのターン数を増加させれ
ばよいのであるが、薄膜ヘッドは第６図に示すように数
ターンが限界で、数十ターンになるとパターンブリッジ
等の微細加工技術を用いて製ｉする必要があり、生産性
が悪化するという問題点がある。

上述したように薄膜ヘッドはマルチトラック記録ヘッド
を任意のトラックピッチで容易に製造することが可能で
あるがコイルパターン数が少ないため、１７９膜記録ヘ
ツドの等価回路は第７図に示すような回路となる。第７
図は薄膜ヘッドの等価回路を示す回路図である。第７図
において、６．７は第６図に示した薄膜ヘッドの接続用
の端子、８は接続用のリード線、Ｌｌはリード線８のコ
イルインダク′）ンス、Ｌ２は薄膜ヘッドのインダクタ
ンス、Ｒｍは薄膜ヘッドの導体抵抗、Ｃｍは薄膜ヘッド
のキャパシタンス、ＲＬはリード１ｌＡ８の導体抵抗、
ＯＬはリード線８のキャパシタンスである。

第７図に示した等両回路ではリード線８のコイルインダ
クタンスＬ　Ｉ　Ｎ　４１１パシタンスＯＬ、導体抵抗
Ｒ［がＳ視できなくなり、また、ｆ１１１膜ヘッドのイ
ンダクタンスＬ２はそれほど大きくなく、従って、薄膜
ヘッドの導体抵抗Ｒｍの抵抗値が駆動回路側から見た際
の主たる負荷となる場合が多い。つまり、従来の巻線型
ヘッドが誘導性の負荷であったのに対して薄膜ヘッドは
導体抵抗負荷に近い性質の誘導員向となる。従って、ｗ
Ｉ躾ヘッドを駆動する駆動回路は一定の大電流を出力す
るように構成されていればよいことになる。

そこで、電圧減駆動で記録ヘッドに一定の電流を供給す
ることにより記録ヘッドを駆動する駆動回路を第１図を
参照して説明する。第１図は本発明になるデジタル磁気
記録回路の一実施例に用いられる駆動回路の基本的構成
を示したブロック系統図である。

第１図において、Ｍ　Ｉ　＊　Ｍ　２　、・・・はｗｊ
躾ヘッドで形成されたマルチトラックの記録ヘッドで、
記録ヘッドＭ　ｌ　＃　Ｍ　２　＃・・・の一端は共通
接続さ−れ、一定の電位が与えられている（第１図中に
は説明を簡単にするために接地した状態を示しである）
。

記録ヘッドＭｌ、Ｍ２？・・・の他端は共通接続された
ＭＯＳ　ｔ−ランジスタ等で構成されたスイッチング素
子Ｓ１と８１′との接続点、Ｓ２と８２′との接続点、
・・・にそれぞれ接続されている。スイッチング素子８
１　、Ｓ　２　、・・・には正の電圧（例えば、＋１　
［Ｖ］　）が供給されており、スイッチング素子Ｓ　＋
　’　、Ｓ　２　’　Ｎ・・・には負の電圧（例えば、
−１［Ｖ］　）が供給されている。また、スイッチング
素子Ｓ　Ｉｓ　Ｓ　＋　’　、Ｓ　２　、Ｓ　２　’　
、・・・は２つずつトラック毎に直列液−して設けられ
ている。

また、スイッチング素子Ｓ　Ｉ　、Ｓ　２　、・・・は
フリツプフロツプ回８１　Ｆ　Ｉ　Ｎ　Ｆ　２　Ｎ・・
・からの出力信号がそれぞれ反転回路Ｇ　Ｉ　、Ｇ　２
・・・を介して供給される信号により制御されており、
スイッチング素子Ｓ　＋　’　％　Ｓ　２　’　、・・
・はフリツプフロツプ回路Ｆ１、Ｆ　２　、・・・から
の出力信号により制御されている。

従って、スイッチング素子Ｓ１とＳ１°との動作は相補
性を示す。つまり、スイッチング素子ＳＩが導通状態の
際はスイッチング素子ｓ、ｌが非導通状態となり、スイ
ッチング素子ｓ１が非導通状態の際はスイッチング素子
８１°が導通状態となる。

具体的に説明すると、例えば、第１図に示したようにフ
リツプフロツプ回路Ｆ１が論理Ｏの信号を出力し、ノリ
ツブフロップ回Ｍ　Ｆ　２が論理１の信号を出力してい
る際、スイッチング素子ｓ１は非導通状態、８１°は導
通状態、ｓ２は導通状態、８２’は非導通状態となるよ
うに構成されている。

また、他のスイッチング素子も同様に□動作するので、
その説明を省略する。

ここで、スイッチング素子の導通時の抵抗値を１［Ω］
とし、スイッチング素子Ｓ１、ｓ２、・・・には＋１［
′Ｖ］の電圧が供給され、上述したようにスイッチング
素子Ｓｒ’　、Ｂ２’　、・・・には−１［Ｖ］の電圧
が供給されているとすると、第１図に示した駆動回路で
は、記録ヘッドＭ＋には第１図中に矢印（右から左方向
の矢印←）で示したように、つまり、接地点からスイッ
チング素子８１゜の方向に向かって１［Ａ］の電流が流
れ、記録ヘッドＭ２には第１図中に矢印（左からも方向
の矢印→）で示したように、つまり、スイッチング素子
Ｓ２から接地点の方向に向かって１［Ａ］の電流が流れ
る。

ここで、例えば、シリアル−パラレルレジスタＸ１へ１
０ｈラツクに記録すべぎ１０ピツ］・のシリアルデジタ
ルデータが入力し、ノリツブフロップ回路にラッチされ
るデジタルデータがどのようなビットパターンであって
も、論理１のデータ（信号）数が５で、例えば、０１１０１０１００１上記のようなパターンの場合、１−ラック数が１０であ
るので、正負の電源容量はそれぞれ５［ｗ］であれば（
つまり、＋側５　［Ｗ］　、−側５［Ｗ］、１ｔｌＯ［
Ｗ］の場合）、１［Ω］の記録ヘッドにそれぞれ１［Ａ
］の電流を供給づることができる。

従って、この場合は記録ヘッドの共通接続点は接地電位
でよいが、論理１のデータ数が７で、例えば、１０１１１０１１１０上記のようなパターンの場合、トラック数が１０である
ので、正負の電源容量はそれぞれ７［Ｗ］、３［Ｗ］で
なければならない（つまり、上述した＋側７　［Ｗ］　
、−側３　［Ｗ］　、計１０［Ｗ］の場合は、それぞれ
の記録ヘッドに１［Ａ］ずつの記録電流を供給するため
には＋側７［Ｖ］、−側３［Ｖ］としな番ブればならな
い）。このように入力されるデジタルデータのビットパ
ターンに対応して正負の電源容量を可変することにより
記録ヘッドには一定の電流を供給することができる。し
かし、上述したように入力されるシリアルデジタルデー
タのビットパターンに対応して可変する電源回路を２系
統設けることは得策ではない。

ところで、供給される′ｌ１１ｆ！容量の絶対値は１０
［Ｗ］と一定であるので、上述したスイッチング素子Ｓ
、Ｉ、８２．・・・側に７　［Ｗ］　、スイッチング素
子３　、　＃　、　ｓ　２１．・・・側に３［Ｗ］の電
力を供給するためには電源としてスイッチング素子８１
゜Ｓ２．・・・側どスイッチング素子Ｓ　Ｉ　’　＊　
３２　’　＋・・・側とに同一の電源電圧を供給し、第
１図中に接地した記録ヘッドの接続点を接地電位ではな
く、負の電圧とすれば、正負の電力配分が制御され、記
録ヘッドに所望の略一定の電流を供給することができる
。

具体的に説明すると、上述した＋７［Ｖ］、−３［Ｖ］
の代りに電源電圧を＋５［ｖｌと固定しておき、第１図
中に接地した記録ヘッドの接続点を接地電位ではなく、
−２［Ｖ］とすれば、記録ヘッドに一定の電流を供給す
ることができる。

従って、記録ヘッドの共通接続点の電位を入力されるデ
ジタルデータに対応して可変することのできる可変電圧
駆動回路を設けることにより、１系統の制御回路で常に
記録ヘッドに一定の電流を供給し、かつ、配線数を減少
させ、記録ヘッド毎の駆動（スイッチング）素子数を減
少さＵた駆動回路を実現することができる。

以下に、第８図を参照して本発明になるデジタル磁気記
録回路の一実施例を説明する。第８図は本発明になるデ
ジタル磁気記録回路の一実施例の回路図である。なお、
第８図は４トラツクの記録ヘッドを用いて記録を行なう
場合を示しである。

外部より＋ＶＤＤなる正のＮ源電圧が供給される端子９
はスイッチング素子群１２のスイッチング素子１３．１
４．１５．１６の一端、可変電圧駆動回路１゜の電源入
力端子１０Ａ　１ボルテージプログラマ−１１の電源入
力端子１１Ａに接続している。

スイッチング素子１３〜１６の他端は、スイッチング素
子１３’　、　１４’　、　１５’　、　１６’の一端
に接続すると共に、記録ヘット群１１の端子１７Ａ、　
１７Ｂ、　１７０゜１７［）　ヲ介シテ記録ヘッド１ｇ
、　１９．２０．２１ノ一端にそれぞれ接続しＣいる。

記録ヘッド１８〜２１の他端は端子１７Ｅを介して可変
電圧駆動回路１０の出力端子１０Ｂに接続されている。

スイッチング素子１３′〜１６°の他端と可変電圧駆動
回路１０の端′：ｆ１０ｃとは接地している。

ラッチクロック信号ＬＫが供給される端子２２はフリッ
プフロップ回路（以下、Ｆと記す）群２３のＤフリップ
フロップ回路（以下、ＤＦと記す）２４゜２５、２６．
２７のクロック入力端子Ｃ１カウンタ回路２８のリセッ
１へ端子、ラッチ回路２９のクロック入力端子に接続し
ている。

ＤＦ２４〜２７の出力端子Ｑはスイッチング素子１３〜
１６の制御端子に接続している。

ＤＦ２４〜２１の出力端子口はスイッチング素子１３゜
〜１６′の制御端子に接続している。

シリアルデジタルデータＳＤが供給される端子３０はレ
ジスタ回路（以下、ＲＥと記す）群３１のシリアル−パ
ラレルレジスタ回路（以下、ＳＰＲと記す）３２のシリ
アルデータ入力端子りに接続すると共に、２人力のＡＮ
Ｄ回路３６の一方の入力端子に接続している。なお、Ａ
ＮＤ回路３Ｇは入力信号として共に論理１の信号が入ツ
ノされた際にのみ論理１の信号を出力する回路である。

クロックパルス信号ＣＫが供給される端子３７はＲＥ群
３１のＳ　Ｐ　Ｒ３２，３３，３４，３５の転送りロッ
ク入力端子に接続すると共に、ＡＮＤ回路３６の他方の
入力端子に接続している。

ＡＮＤＯＯ路３６の出力端子はカウンタ回路２８のりロ
ック入力端子に接続している。

カウンタ回路２８のパラレル出力端子はラッチ回路２９
のデータ入力端子に接続している。

ラッチ回路２９のデータ出力端子はボルテージプログラ
マ−１１のデータ入力端子１１Ｂ、　１１Ｃ，１１Ｄ。

１１Ｅに接続している。

ボルテージプログラマ−１１の出力端子１１Ｆは可変電
圧駆動回路１０の制御端子１０Ｄに接続している。

ボルテージプログラマ−１１の端子１１Ｇは接地してい
る。

Ｓ　Ｐ　Ｒ３２のパラレル出力端子ＱはＤＦ２４のデー
タ入力端子りに接続すると共に、５ＰＲ３３のシリアル
入力端子りに接続している。

Ｓ　Ｐ　Ｒ３３のパラレル出力端子ＱはＤＦ２５のデー
タ入力端子りに接続すると共に、Ｓ　Ｐ　Ｒ３４のシリ
アル入力端子りに接続している。

Ｓ　Ｐ　Ｒ３４のパラレル出力端子ＱはＤＦ２６のデー
タ入力端子りに接続すると共に、５ＰＲ３５のシリアル
入力端子りに接続している。

Ｓ　Ｐ　Ｒ３５のパラレル入力端子ＱはＤＦ２７のデー
タ入力端子りに接続している。

スイッチング素子１３〜１６及び１３′〜１６′はＭｏ
５ｔ〜ランジスタ等で構成される電子スイッチであり、
後述するレベルシフター回路等のインターフニス回路（
第８図中に図示せず）を介して１群２３より供給される
信号より制御されている。

具体的に説明すると、スイッチング素子１３・〜・１６
及び１３′〜１６°はＤＦ２４〜２７の出力端子Ｑ及び
出力端子０からそれぞれ供給されるＴＴルベルの論理１
の信号により導通状態どなり、論理Ｏの信号により非導
通状態となるように制御されている。

また、端子９、端子２２、端子３０、端子３７は入力端
子群３８を構成し、可変電圧駆動回路１０、ボルテージ
プログラマ−１１、カウンタ回路２８、ラッチ回路２９
、ＡＮＤ回路３Ｇはコモンドライブ回路（制御駆動回路
）３９を構成し、コモンドライブ回路３９はスイッチン
グ素子群１２、記録ヘッド群１７．１群２３、ＲＥ群３
１、入力端子群３８とは別構成とし、外部に設けられて
いるものとする。

以下に、第９図を参照して第８図に示した本発明になる
デジタル磁気記録回路の一実施例の動作を説明する。第
９図は本発明になるデジタル磁気記録回路への一実施例
の動作を説明するための信号波形図である。

端子３０には第９図（Ａ）に示すような４トラツクのシ
リアルデジタルデータＳＤが供給されており（第９図（
Ａ）の上部に示した４、３．２．１とは到来するデジタ
ルデータがどのトラックのデータであるかを示したトラ
ック番号であり、第９図（Ａ）に示すように第４トラツ
ク、第３トラツク、第２トラツク、第１トラツクの順に
シリアルデータとして到来する。）、このシリアルデジ
タルデータＳＤはＳ　Ｐ　Ｒ３２のシリアル入力端子り
に入力される。

また、端子３７には第９図（Ｂ）に示すようなりロック
パルス信号ＣＫが供給されており、このクロックパルス
信号ＣＫはＳ　Ｐ　Ｒ３２，３３，３４，３５の転送り
ロック入力端子に供給され、Ｓ　Ｐ　Ｒ３２，３３゜３
４、３５は転送りロック入力端子に入力されるクロック
パルス信号ＧＫの立ち上がりエツジでシリアルデータ入
力端子りに入力されるシリアルデジタルデータＳＤをパ
ラレル出力端子Ｑより順次シリアルで転送出力する。つ
まり、端子３０に入力されたシリアルデジタルデータＳ
ＤはＳ　Ｐ　Ｒ３２，３３゜３４、３５のパラレル出力
端子からそれぞれ第９図（Ｅ）（Ｆ）（Ｇ）（＋１＞に
示すようなデータ信号として順次転送出力される。

また、端子２２には第９図（Ｃ）に示すようなラッチク
ロック信号ＬＫが供給されており、このラッチクロック
信号はＤ　Ｆ２４．２５．２６．２７のクロック入力端
子Ｃに供給される。さらに、上述した第９図（Ｅ）（Ｆ
）（Ｇ）（Ｈ）に示すようなデータ信号はそれぞれｌ）
　ｌ：２４．２５．２６．２７のデータ入力端子りに供
給されるので、Ｄ　Ｆ２４．２５．２６．２７は端子２
２からそれぞれのクロック入力端子Ｃに供給されるラッ
チクロック信号ＬＫの立ち上りエツジで第９図（Ｅ）（
Ｆ）（Ｇ）（＋１＞に示すようなデータ信号をそれぞれ
第９図（１）（Ｊ）（Ｋ）（Ｌ）に示すようなデータ信
号としてそれぞれの出力端子Ｑから保持出力する。また
、［）　ｌ”　２４．２５゜２６、２７１７＞出力端子
０　カらは第９図（１）ＬＪ）（Ｋ）（Ｌ）に示すよう
なデータ信号の反転信号が出力される。また、スイッチ
ング素子１３〜１６及び１３′〜１６′はＦ群２３から
論ＩＩ！１の信号が出力された際に導通状態となり、論
理０の信号が出力された際に非導通状態となる。

上述したようにスイッチング素子１３〜１Ｇ及び１３′
〜１６°の状態を入力されるシリアル１ジタルデータＳ
Ｄに対応して制御することにより記録ヘッド１８、１９
．２０．２１には順方向電流あるいは逆方向電流の記録
電流が供給されるので、入力されるシリアルデジタルデ
ータＳＤを磁化反転として磁気テープに記録することが
できる。

また、第９図（Ａ＞に示ずシリアルデジタルデータＳＤ
と第９図（Ｂ）に示すクロックパルス信号ＧＫとのＡＮ
Ｄ　（論理積）出力信号であるＡＮＤ回路３Ｂの出力信
号は第９図（Ｄ）に示すようになる。

第９図（Ｄ）に示すようなＡＮＤ回路３６の出力信号は
カウンタ回路２８のクロレフ入力端子に供給され、カウ
ンタ回路２８でそのパルス数がカウントされ、このカラ
ン１〜出力はカウンタ回路２８のパラレル出力端子より
ラッチ回路２９を介してポルデージプログラマ−１１の
データ入力端子１１Ｂ、　１１Ｃ。

１１Ｄ、　１１Ｅに供給される。ボルテージプログラマ
−１１はラッチ回路２９からの信号（カウンタ回路２８
のカウント値）により制御信号を出力する。可変電圧駆
動回路１０はボルテージプログラマ−１１からの制御信
号により第９図（Ｍ）に示すような電圧Ｃを記録ヘッド
群１７に供給する。

従って、記録ヘッド群１７の端子１７Ｅには第９図（Ｍ
）に示したような電圧値が供給されので、つまり、端子
３０にいかなるシリアル１ジタルデータＳＤが入力した
際においても、記録ヘッド群１７のそれぞれの記録ヘッ
ド１８．１９．２０．２１には略一定の電流が流れるよ
うに記録ヘッド群１７の端子１７’Ｅに供給される電圧
がシリアルデジタルデータＳＤに対応して変化するので
、記録ヘッド毎に定電流源を設けることなく、かつ順方
向あるいは逆方向の電流ＩＴＩＪＩｌｌ用のスイッチン
グ素子を記録ヘッド毎に２つのスイッチング素子を設け
るだけでよく、さらに記録ヘッドの一端は共通接続され
ているので、例えば、記録ヘッド群１７を薄膜等で形成
した場合は、製造段階で、共通接続の部分をパターンマ
スク技術を用いて配線処理できるため、必要となる端子
の配線工数はｎトラックの記録ヘッドの場合（ｎ＋１）
となり、大幅な配線工程数の削減が図れる。

上述した本発明になるデジタル記録回路の一実施例で端
子３０に供給されるシリアルデータ信号と端子３７に供
給されるクロックパルス信号とＡＮＤ（論理積）出力の
論理１の信号のみを検出してカウントノーる方法により
、記録ヘッド群１７の共通接続部の電位を入力されるシ
リアルデータ信号に対応させて変化させることにより、
記録ヘッド群１７に常に一定の電流を供給するＪ：うに
構成したものであるが、入力されるデータ信号がパラレ
ル信号として入力される場合はさらにその構成が簡略化
される。具体的にはパルスカウト等のアナログ的む復調
回路を用いることもできる。

以下に、第１０図を参照して第８図に示した本発明にな
るデジタル磁気記録回路の一実施例の可変電圧駆動口Ｎ
１０及びボルテージプログラマ−１１の一例について具
体的に説明する。

第１０図は本発明になるデジタル磁気記録回路の一実施
例の可変電圧駆動回路及びボルテージプログラマ−の具
体的回路図の一例を示すブロック系統図である。なお、
第１０図は第８図中に示した可変電圧駆動回路１０及び
ボルテージプログラマ−１１を中心とした部分のみを図
示しである。また、第１０図において第８図の構成要素
と同一の構成要素には同一の符号を付してその説明を省
略する。

端子９は可変電圧駆動回路１０の電源入力端子１０Ａに
接続すると共に、ボルテージプログラマ−１１の電源入
力端子１１Ａに接続している。

ボルテージプログラマ−１１のデータ入り端子１１Ｂ、
　１１０．１１Ｄ、　１１ＥはそれぞれトランジスタＴ
ｌｌ　Ｔ２．Ｔ３．Ｔ４のベースに接続している。

電源入力端子１１Ａはフンデンリ−０３を介してトラン
ジスタＴ　＋、１−２．Ｔ３．Ｔ４のエミッタ、及び端
子１１Ｇに接続している。トランジスタＴ＋。

Ｔ２．Ｔ３．Ｔ４のコレクタはそれぞれ抵抗器Ｒ？、Ｒ
８１Ｒ９，ＲＩＯを介して出力端子１１Ｆｋｍ接続して
いる。出力端子１１Ｆは抵抗器Ｒ＋＋を介して端子１１
Ｇに接続している。

ボルテージプログラマ−１１の出力端子１１Ｆは可変電
圧駆動回路１０の制御端子１０Ｄに接続しており、制御
端子１０Ｄは可変ボルテージレギュレータ４０の可変（
ＡＤＪ＞端子に接続すると共に、抵抗器Ｒｅを介して出
力端子１０Ｂ　１可変ボルテージレギユレータ４０の出
力端子に接続している。可変ボルテージレギュレータ４
０の出力端子はコンデンサＣ１を介して端子１０Ｃに接
続している。電源入力端子１０Ａは可変ボルテージレＶ
ユレータ４０の入力端子に接続すると共に、コンデンサ
Ｃ２を介して端子１０Ｃに接続している。

上述したボルテージプログラマ−１１は抵抗スイッチン
グ回路であり、データ入力端子１１Ｂ、　１１Ｃ。

１１Ｄ、　１１Ｅに入力されるデータ信号によって、電
源入力端子１１Ａと出力端子１１Ｆとの間の抵抗値が変
化するにうに構成されており、また、可変ボルテージレ
ギュレータ４０はボルテージプログラマ−１１の電源入
力端子１１Ａと出力端子１１Ｆとの間の抵抗値を変化さ
せることにより出力電圧が変化−するように構成された
回路であるので、可変電圧駆動回路１０の出力端子から
はデータ入力端子１１Ｂ。

１１Ｃ，１１Ｄ、　ＩＩＥに入力されるデータ信号に対
応した電源電圧が出力される。

なお、可変電圧駆動回路１０及びボルテージプログラマ
−１１は第１１図のように構成することも可能である。

以下に、第１１図を参照して第８図に示した本発明にな
るデジタル磁気記録回路の一実施例の可変電圧駆動回路
１０及びボルテージプログラマー１１の他の例について
具体的に説明する。

第１１図は本発明になるデジタル磁気記録回路の一実施
例の可変電圧駆動回路及びボルテージプログラマ−の具
体的回路図の他の例を示ずブロック系統図である。なお
、第１１図は第８図中に示した可変電圧駆動回路１０及
びポルデージプログラマ−１１を中心とした部分のみを
図示しである。また、第１１図において第８図の構成要
素と同一の構成要素には同一の符号を付してその説明を
省略づる。

端子９は可変電圧駆動回路１０の電源入力端子に接続す
ると共に、ボルテージプログラマ−１１の電源入力端子
１１Δに接続している。

ポルデージプログラマ−１１のデータ入力端子１１Ｂ、
　ＩＩＣ，ＩＩＤ、　ＩＩＥはアジタル−アナログ変換
回路（以下、ＤＡと記ツ）４２の入力端子に接続してお
り、電源入力端子１１ＡはＤＡ４２に接続している。端
子１１ＧはＤＡ４２に接続している。ＤＡ１２の出力端
子はポルデージプログラマ−１１の出力端子１１Ｆに接
続している。

ボルテージプログラマ−１１の出力端子１１Ｆは可変電
圧駆動回路１０の制御端７−１０［）に接続しくおり、
制御端子１０Ｄは演算増幅回路４１の非反転入力端子に
接続し、演算増幅回路４１の出力端子可変電圧駆動回路
１０の出力端子１０Ｂに接続すると共に、演算増幅回路
４１の反転入力端子に接続している。電源入力端子１０
Ａは、演算増幅回路４１に接続し、端子１０Ｃは演算増
幅回路４１に接続している。

上述したポルデージプログラマ−１１は、データ入力端
子１１８．１１Ｃ，１１Ｄ、１１Ｅに入力されたデータ
信号をデジタル−アナログ変換し電圧出力として出力端
子１１Ｆから可変電圧駆動回路１０の制御端子１０Ｄを
介して演算増幅回路４１の非反転入力端子にに供給され
るので、可変電圧駆動回路１０の出力端子からはデータ
入力端子１１Ｂ、　１１Ｃ，１１Ｄ。

１１Ｅに入力されるデータ信号に対応した電源電圧が１
０出力される。

上述した第８図に示した本発明になるデジタル磁気記録
回路の一実施例においては、伝送ピッＩ〜毎に大電流を
供給する高速電源回路が必要であり、また、要求される
高速性に対応したセットリングタイムの速い電源回路や
演算増幅回路も必要である。上記一実施例においては可
変電圧駆動回路１０及びボルテージプログラマ−１１と
してディスクリート大電力パワーオペアンプあるいは変
換速痕が高速なり△を用いることにより良好な効果が得
られることが確認されている。

以下に、第１２図を参照して第８図に示した本発明にな
るデジタル磁気記録回路の一実施例のスイッチング素子
群１７及びそのドライプロ路の一例について具体的に説
明する。

第１２図は本発明になるデジタル磁気記録回路の一実施
例のスイッチング素子群及びそのドライブ回路の一例の
具体的回路図である。なお、第１２図中にはスイッチン
グ素子群１７のスイッチング素子１６及び１６′を中心
とした構成のみを図示し、また、第８図と同一の構成要
素には同一の符号を付してその説明を省略する。

第１２図中には第８図中に示したスイッチング素子１６
及び１６′として、例えば、ＮチャンネルのＭＯＳトラ
ンジジス（以下、Ｍ丁と記す）４３及び４３′を用い、
かつ、ＭＴ４３及び４３′を単電源で作動させる場合を
図示しである。

ＭＴ４３のドレインには電源電ｊ王（十ＶＤＤ）が印加
されている。ＭＴ４３のソースはＭＴ４３°のドレイン
ど接続されており、この接続点は記録ヘッド２１の一端
に接続されている。また、ＭＴ４３’のソースは接地さ
れている。従って、ＭＴ４３と４３゜のゲートには逆相
で、かつ、ＭＴ４３のドレインに供給されている電源電
圧（−トＶ　Ｄ　Ｄ　）と後述づるコンプリメンタリー
フ０フ回路４７に供給されてい電源電圧（＋Ｖｄｄ〉と
が以下に示すような関係の電源電圧を供給すればよい。

＋　Ｖ　ｄ　ｄ　＞　十Ｖ　Ｄ　Ｄ一方４４は第８図中に示したＳ　Ｐ　Ｒ３５のパラレル
出力端子Ｑに接続され、Ｓ　Ｐ　Ｒ３５のパラレル出力
端子Ｑから出力されるＴＴＬレベル（＋５［Ｖ］。

０［Ｖ］）の出力信号を例えば、＋１．４　［Ｖ］以下
の信号を論理Ｏの信号とし、＋２．／１．［Ｖ］以上の
信号を論理１の信号として検出するレベルディテクタ（
以下、ＬＤと記り）で、例えば、第１２図中に示すよう
に１〜ランジスタＴ’　５　＋　Ｔ　６　＋Ｔｚ、Ｄ＋
”Ｄｙ、抵抗器Ｒ１２〜Ｒ＋７及びスイッチ４５から構
成されている。ＬＤ４４で検出された信号はレベルシフ
ター（以下、ＬＳと記す）４６に供給される。ＬＳ４Ｇ
は第１２図中に示すようにＭ　Ｔ　＋　。

Ｍ　Ｔ　２　、十うンジスタＴ８．１−９から構成され
て＋３す、ＬＳ４６はＬＤ４４ｈｔ、ら供給される論理
０（あるいは論理１）の信号のレベルを変換（例えば、
＋ＶＬ／２を＋Ｖｄｄに変換、但し、Ｖ’Ｌ＝＋’５［
■］）する回路である。１８４Ｂの出力はコンプリメン
タリ−フロア−回路（以下、ＣＦと記す）４１に供給さ
れる。ＣＦ４７はＭ　Ｔ　４３のゲートとＭＴ４３′の
ゲートとに逆相の電圧を供給づる回路である。具体的に
説明するとＬＤ４４に論理Ｏ（論１！ｌ！１）の信号が
供給された際に接地電位（→−Ｖｄｄなる電源電圧）を
供給する回路であって、ＣＦは第１２図に示ツにうにト
ランジスタＴ　＋ｏ　、　Ｔ　ｏ　、　１−１２　。

Ｔ　＋３から構成されており、トランジスタＴ　１０の
エミッタとトランジスタＴｏのエミッタとの接続部はＭ
Ｔ４３のゲートに接続されており、トランジスタＴ　Ｉ
２のエミッタとトランジスタＴ　＋３のエミッタとの接
続部はＭＴ４３″のゲートに接続されている。

また、記録ヘッド群１１の端子１７Ｅを正負の電源電圧
で駆動する場合のスイッチング回路鮮１２及びそのドラ
イブ回路は第１３図に示すように構成すればよい。第１
３図は本発明になるデジタル磁気記録回路の一実施例の
スイッチング素子群及びそのドライブ回路の他の例の具
体的回路図である。なお、第１３図中にはスイッチング
素子群１７のスイッチング素子１６及び１６′を中心と
した構成のみを図示し、また、第１２図ど同一の構成要
素には同一の符号を付してその説明を省略（る。

第１３図中には、第８図中に示したスイッチング素子１
Ｇ及び１６′として、例えば、ＮチャンネルのＭＴ４８
及びＰチャンネルのＭＴ４８’を用いる場合を図示しで
ある。

ＭＴ４８のドレインはＭＴ４８’のトレーインと接続さ
れて＋３す、この接続点は記録ヘッド２１の一端に接続
されている。また、ＭＴ４Ｂのソースには＋　Ｖ　Ｄ　
Ｄ　’（Ｋる電源電圧が供給されＣおり、Ｍ　Ｔ　４８
’のソースには−ＶＤＤなる電源電圧が供給されている
。

つまり、ＭＴ４８と４８’のゲー１−には＋　Ｖ　ｄ　
ｄ（あるいは−Ｖｄｄ）なる電源電圧を供給ればよい。

但し、＋■ｄｄ〉＋ＶＤＤであるものとＪる。

また、ｌ［）４４及び１３４６は第１２図に示したＬＤ
４４及びＬ３４１３と同一の構成であるので、その説明
を省略する。

さらに、第１３図中に示したドライブ回路では、ＭＴ４
８及び４８′のゲートを共通に接続し、ＣＦ４７’（な
お、ＣＦ４７’は以下のように構成されている。

つまり、第１３図に示すようにトランジスタＴ　Ｉ４の
ベースがトランジスタＴ　Ｉ５のベースに接続され、ト
ランジスタＴ　Ｉ４のエミッタがトランジスタＴ　Ｉ５
のエミッタに接続され、１〜ランジスタＴ　１４のコレ
クタには−１−Ｖ　ｄ　ｄなる電源電圧が供給され、ト
ランジスタＴ　Ｉ５ノコレクタには−Ｖｄｄなる電源電
圧が供給されている。）はこの共通接続されＩζグー１
〜を制ｔｍすればよいのであるので、ＣＦ４７’は第１
２図に示したＣＦ４７よりも構成が簡略化され、従って
、スイッチング素子群１７を駆動するドライブ回路全体
も簡略化される。

上述した本発明になるデジタル磁気記録回路の一実施例
を高速の信号を記録する回路として設計した際に、可変
電圧駆動回路１０は逐次伝送されるデジタルデータのビ
ット周期毎に、可変電圧駆動回路１０で逐次所定の電圧
を設定して出力する。言い換えると、可変電圧駆動回路
１０は低インピーダンス特性を有する定電圧回路となる
。一方、記録ヘッド群１１が薄膜等で構成されており、
可変電圧駆動回路１０側から見た場合、記録ヘッド群１
１は誘導性負荷よりも抵抗負荷に近い特性を示すが、薄
膜等で形成した記録ヘッド群１１はパターンインダクタ
ンスを有しており、このため記録ヘッド８Ｙ１７には高
周波成分が流れにくい負荷となることがある。そのよう
な場合には、第１４図に示づような並列に接続された抵
抗器Ｒ１８及びコンデンサＣ４からなる補正回路を可変
電圧駆動回路１０の出力端子１０Ｂと記録ヘッド群１１
の端子１７Ｅとの間に介挿することにより記録ヘッド群
１７に供給される電流が第１５図中に実線で示したよう
なより一定の安定した電流となる。なＩ５、第１４図は
可変電圧駆動回路と記録ヘッド群との間に介挿される補
正回路の回路図で、第１４図において第８図と同一の構
成要素には同一の符号を付してその説明を省略する。第
１５図は記録ヘッド群←供給される電流の波形図で、実
線は第１４図に示した補正回路を介挿した場合の電流波
形で、破線は第１４図に示した補正回路を介挿しない場
合の電流波形を示している。

また、第１６図（Ａ＞は電流容量不足の従来のデジタル
磁気記録回路の動作波形図ぐ、第１６図（Ｂ）は本発明
になるｆシタ、ル磁気記録回路の一実施例の動作波形図
である。なお、第１６図（Ａ）及び（Ｂ）において、横
軸は時間軸を示し、縦軸は記録電流を示している。第１
６図（Ｂ）から明らかなように本発明になるデージタル
磁気記録回路の一実施例では略一定の記録電流が記録ヘ
ッドに供給されることがわかる。

また、第８図に示した本発明になる磁気記録回路の一実
施例においては１群２３は一段構成であったが、本発明
はこれに限ることなく、例えば、１群２３を二段構成に
し、かつ、可変電圧駆動回路等も２系統設けることによ
り、伝送ビット毎に上記２系統の回路を高速スイッチン
グ素子等を用いて選択切換えし、電源回路のセラ１−リ
ングタイムを確保する等の回路展間も可能である。

さらに、コモンドライブ回路３９はスイッチング素子群
１２、記録ヘッド群１７．１群２３、ＲＥｌｌ￥３１と
は別に外部に設ける制御駆動回路であるので、回路規模
等の制約は生じない。

（発明の効果）本発明は上述の如き構成であるので、入力されるデジタ
ルデータに拘わらず記録ヘッドに一定の電流を供給する
ことができ、また、１トラツクあたりのスイッチング素
子数を減少させることが可能で、スイッチング素子によ
る電力損失を減少させることができ、さらに、配線工程
数を減少さゼることもでき、電流源あるいは電圧源を１
トラツク毎に独立に設ける必要がないので、小型軽量化
・低価格化を図ることが容易であるという、利点を右す
る。

【図面の簡単な説明】

第１図は本発明になるデジタル磁気記録回路の一実施例
に用いられる駆動回路の基本的構成を示したブロック系
統図、第２図は従来のマルチトラック記録ヘッドを用い
た記録の一例を説明するための図、第３図は記録ヘッド
に供給される電流波形を示した波形図、第４図はＢ　Ｔ
　Ｌ　（Ｂ　ａｌａｎｃｅｄ丁ｒａｎｓｒｏｒｍ　１ｅ
ｓｓ　）回路と定電流源とを組み合わせた駆動回路の回
路図、第５図は相補回路（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
　ＳＶｓ＋ｍｅｔｒｙ　Ｃ１ｒｃｕｉｔ）の正負定電流
源を用いた駆動回路の回路図、第６図は薄膜ヘッドの構
成を説明するための図、第７図は薄膜ヘッドの等価回路
を示す回路図、第８図は本発明になるデジタル磁気記録
回路の一実施例の回路図、第９図は本発明になるデジタ
ル磁気記録回路の一実施例の動作を説明するための信号
波形図、第１０図は本発明になるデジタル磁気記録回路
の一実施例の可変電圧駆動回路及びボルテージプログラ
マ−の具体的回路図の一例を示すブロック系統図、第１
１図は本発明になるデジタル磁気記録回路の一実施例の
可変電圧駆動回路及びボルテージプログラマ−の具体的
回路図の他の例を示すブロック系統図、第１２図は本発
明になるデジタル磁気記録回路の一実施例のスイッチン
グ素子群及びそのドライブ回路の一例の具体的回路図、
第１３図は本発明になるデジタル磁気記録回路の一実施
例のスイッチング素子群及びそのドライブ回路の他の例
の具体的回路図、第１４図は可変電圧駆動回路と記録ヘ
ッド群との間に介挿される補正回路の回路図、第１５図
は記録ヘッド群に供給される電流の波形図、第１６図（
Ａ）は電流容量不足の従来のデジタル磁気記録回路の動
作波形図、第１６図（Ｂ）は本発明になるデジタル磁気
記録回路の一実施例の動作波形図である。１．１′・・・記録信号入力端子、２．４１・・・演篩増幅回路、３．３’　、４，４°ｌ　５１５’　１１３、１３’　
、　１４．１４’　、　１５．１５’　。１６、１６’・・・スイッチング素子１６、７．９．２
２．３０．３７・・・端子、１０・・・可変電圧駆動回
路、１１・・・ボルテージプログラマ、１２・・・スイッチング素子群、１１・・・記録ヘッド
群、１８〜２１・・・記録ヘッド、２３・・・フリップフロップ回路（Ｆ）群、２４〜２７
・・・Ｄフリップフロップ回路（ＤＦ＞、２８・・・カ
ウンタ回路、２９・・・ラッチ回路、３１・・・レジス
タ回路（Ｒ’Ｅ）群、３２−−３５・・・シリアル−パ
ラレルレジスタ回路（ＳＰＲ）、３６・・・ＡＮＤ回路、３８・・・入力端子群、３９・
・・コモンドライブ回路（制御駆動回路）、４０・・・
可変ボルテージレギュレータ、４２・・・デジタル−ア
ナログ変換回路（ＤＡ）、４３、４３’　、　４８．４
８’・・・ＭＯＳ　ｔ−ランジスタ、４４・・・レベル
ディテクタ（ＬＤ）、４５・・・スイッチ、４６・・・
レベルシフター（ＬＳ）、４７、４７’・・・コンプリメンタリ−フロア−回路（
ＣＦ）、Ｒ１〜Ｒ＋ｓ・・・抵抗器、０１〜Ｃ４・・・コンデン
サ、ＲＬ、Ｒｍ・・・導体抵抗、ＣＬ、Ｃｎｌ・・・キャパシタンス、Ｌｌ、Ｌ２・・・インダクタンス、Ｔ・・・磁気テープ
、Ａビ・・記録増幅回路、Ｍド〜Ｍｎ・・・記録ヘッド
、Ｓ八、ＳＢ・・・定電流源、Ｙ・・・ヨーク、Ｈ・・
・ヘッドギャップ、Ｂ・・・フェライトベース、Ｐ・・
・コイルパターン、Ｓ＋、Ｓ＋’　、８２．３２′・・・スイッチング素子
、Ｇ＋、Ｇ２・・・反転回路、Ｆ１〜Ｆ３・・・フリップフロップ回路、ｘ１〜×３・
・・シリアル′−パラレルレジスタ、■１〜Ｔ　Ｉ５・
・・トランジスタ、ＭＴｒ、ＭＴ２・・・ＭＯＳ　ｔ−ランジスタ、Ｄ１〜
Ｄ７・・・ダイオード。才１５ＥＪ中／（Ｖ）才２日Ｉ才５目才４目７６／ｉ２１オフ町Ｔ８組ｆ４閲Ａゆ式３５％式％

Claims

【特許請求の範囲】

入力デジタル信号を記録媒体の複数のトラックに記録す
る記録再生装置の一構成要素であって、一端が共通接続
されている複数の記録ヘッドから構成されている記録ヘ
ッド群と、前記記録ヘッド群のそれぞれの記録ヘッドの
他端に接続され、前記記録ヘッド群に前記入力デジタル
信号に対応した順方向電流あるいは逆方向電流の記録電
流を選択切換して供給する複数のスイッチング素子から
構成されているスイッチング素子群と、出力端子が前記
共通接続された記録ヘッドの一端に接続され、前記記録
ヘッド群のそれぞれの記録ヘッドに略一定の記録電流が
供給されるように前記記録ヘッド鮮に供給される総記録
電流に対応して前記共通接続された記録ヘッドの一端の
電位を可変づ“る制御駆動回路とからなるデジタル磁気
記録回路。