JPS6022247A

JPS6022247A - マイクロ命令制御方式

Info

Publication number: JPS6022247A
Application number: JP58130250A
Authority: JP
Inventors: Masakazu Shirakawa; 雅一白川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-07-19
Filing date: 1983-07-19
Publication date: 1985-02-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、同一形式の演算を繰り返して実行する場合
等に、最適な今イクロ命令制御方式の改良に関する。

〔発明の技術的背景とその問題点〕

近年、微細加工技術（ＬＳＩ化技術）の発展に伴い、各
種のマイクロプロセッサが開発されている１、コレラマ
イクロプロセッサにおいては、汎用性やソフトウェア変
更に対する柔軟性を考慮して、外部にプログラム格納用
メそりを設けることが多い。

この場合、メモリの有効利用の点やＬＳＩのピン数制限
の点から、マイクロ命令と、このマイクロ命令の実行に
際して参照する定数データとを、時分割で順次に読み込
む方式が広く採用されている。

第１図は上記方式を採用し罠マイクロ命令制御装置のブ
ロック図である。同図において、１はマイクロプログラ
ムヵウンタ（以下ＭＰＣという）を示し、このＭＰＣｌ
には制御記憶部（以下ＣＭという）２内のマイクロ命令
を読み出すためのアドレスが格納されている。このアド
レスは、制御回路（以下Ｃ０ＮＴという）３の出方信号
“ＳＥＬ”が「１」のとき、セレクタ４を介して０Ｍ２
に与えられる。また、定数データアドレスレジスタ（以
下ＣＡＲという）５には、０Ｍ２内の定数データに対応
するアドレスが格納されていて、Ｃ０ＮＴ３の出力信号
ＳＥＬが「０」のとき、上記ＣＡＲ５内のアドレスは、
セレクタ４を介して０Ｍ２へ与えられる・・Ｃ０ＮＴ３の出力信号”ＣＬＫ″の立上シに同期して、
ＭＰＣＩが「ｕカウントアツプされ、同時に、命令レジ
スタ（以下ＩＲ，という）６へ０Ｍ２から読み出された
マイクロ命令がセットされる。また、Ｃ０ＮＴ３の出力
信号“ＳＥＬ”がｒＯＪのときに読み出された定数デー
タは、０Ｍ２から演算部（以下ＰＲＯＣという）１ｏへ
与えられる。

Ｐ几０ＣＩＯは、この実施例では、乗算器（以下ＭＰＹ
という）１１と、算術論理演算ユニット（以下ＡＬＵと
いう）１２と、累算器（以下ＡＣＣといつ）　１３と、
ＲＡＭアドレスレジスタ（以下ＲＡＲという）１４と、
データＲＡＭ（以下単にＲＡＭという）１５とからなる
。１６．１７は、ＭＰＹＩＩへ与えるデータを蓄えるバ
ッファレジスタ（以下夫々をＸＲ，ＹＲという）を示す
。

０Ｍ２から読み出された定数データは、ＰＲ，０ＣＩＯ
内のＸＲ，１６にセントされ、ＲＡＲ１４から出力され
たアドレスによって読み出されたＲ　Ａ　Ｍ　１５のデ
ータはＹ　Ｒ１７にセットされ、これらのデータはＭ　
Ｐ　Ｙ　１１で乗算される。この結果のデータは、ＡＬ
Ｕ１２の一方の入力ヘセットされ、ＡＣＣ１３の出力が
Ａ　Ｌ　Ｕ　１２の他方の入力ヘセットされ、ＡＬＵ１
２では、これらのデータの加算又は減算が行なわれる。

この結果は、再びＡ　ＣＣ１３にセットされる。

このように構成されたＰ　ＲＯＣ１０は、例えば、ａＬ
ｆ、係数データ、ｘＬｔ変数として％　、Ｘ、　ａＬＸ
　ＸＬで表わされる積和演算の実行に適している。この
式は、固定係数のディジタルトランスバーサル型フィル
タの一般形であシ、ディジタル信号処理の分野でよく使
用される。

更に、７は命令デコーダ（以下、ＤＥＣという）を示し
、このＤＥＣ７はＸＲ６の出力をデコードしてその出力
２ＣＯＮＴ３のほか各部に与え、動作の制御を行なう。

また、ＣＬＯＣＫは、Ｃ０ＮＴ３へ与えられるマスター
クロックである。

以上のように構成されたマイクロ命令制御装置の動作を
説明する。

先ず、定数データを参照しない命令の実行では、第２図
に示すように、ＣＯＮ’ｌ”３からの出力信号“ＣＬＫ
”は、ＣＬＯＣＫがそのまま出力されたものである。こ
の“ＣＬＫ”は、ＭＰＣｌとＸＲ６と棹与えられる。ま
た、Ｃ０ＮＴ３は出力信号“８ＥＬ″を「１」に保って
おく。

これによって、ＭＰ、Ｃ１の出力が０Ｍ２に与えらｆて
、０Ｍ２の出力がＸＲ６へ遂次セットされる。また、”
ＣＬＫ”の立上）で、ＭＰＣｌは「１」カウントアツプ
さ７するので、ＩｆＬ６には、Ｉ１１■２、・・・の様
に、アドレスの連続するマイクロ命令が次々にセットさ
れ、ＤＥＣ７へ出力されて、このマイクロ命令が実行さ
れる。

第３図は、上記動作をマシンサイクル毎に区分して示し
た図で、第１番目のサイクルでは、マイクロ命令■１に
ついて、命令フェッチが行なわれ、第２番目のサイクル
で、その実行が行なわれていることを示す。即ち、第２
番目のサイクルで、ＰＲＯＣ１０が動作（ＯＰ）され、
ＭＰｃｌが「１」カウントアツプされる。また、同時に
、０Ｍ２からは次のマイクロ命令Ｉ２の出力が行なわれ
る。

これに対して、定数データを参照する命令の実行では、
第４図のように、第Ｘ＊目のサイクルでマイクロ命令Ｉ
！のフェッチが行なわれ、ＸＲ６にセットされる。この
結果、第２番目のサイクルでは、ＤＦｉＣ７にて、マイ
クロ命令■１がデコードされ、Ｃ０ＮＴ３へその出力が
与えられる。Ｃ０ＮＴ３では、マイクロ命令Ｉｓが定数
データを参照する命令であることを検出し、出力信号５
Ｆ３Ｌ’ｉ「１」から「０」へ変化させる。そこで、定
数デー！のフェッチが開始され、この第２番目のサイク
ルの後端で、ＸＲ１６へ定数データがセットされる。こ
れで、演算に必要なデータが用意されたことになシ＼第
３番目のサイクルでは、マイクロ命令１五が実行される
。この第３番目のサイクルでは、第４図からも判るよう
にＣ０ＮＴ３の出力信号これによって、ＭＰＣ’ｌ及び
ＩＲ６の内容は保持される。

第５図は、上記動作をマシンサイクル毎に、区分して示
した図である。ここでも、マイクロ命令りのフェッチが
、第１番目のサイクルで行なわれるものの、その実行は
、第２番目と第３番目との２サイクルを要することを示
している。即ち、第２番目のサイクルでは、定数データ
Ｃのフェッチが行なわれているから、ＰＲＯＣＩＯは非
動作（ＮＯＰ）であシ、第３番目のサイクルに到ってよ
うやく、Ｐ几ｏｃｉｏが動作（ＯＰ）となる訳である。

このように動作するマイクロ命令制御装置において１．
Σ０ＬｘＬを実行すると、その動作は、各マシルーーＸンサイクル（図のｃｙ−ｍｉ、２．・・・・・・）毎に
、第６図のように変化する。

ここで、マイクロ命令１１．１２は次のようである。

このように、マイクロ命令■１、■！、・・・・・・は
、同様の内容を有する命令である。しかし、その実行に
は必ず２サイクルを要する。即ち、第５図からも明らか
なように、マイクロ命令１１の実行は、第２、第３番目
のサイクルで行なわれ、マイクロ命令Ｉ２の実行は、第
４、第５番目のサイクルで行なわれ（・・・・・・・・
（中略）・・・・・・・・・、マイクロ命令ＩＬの実行
は、第ん＋２、第λ＋３番目のサイクルで行なわれる。

このように、従来のマイクロ命令制御方式では、定数デ
ータを参照する命令の実行に、必ず２サイクルを要し、
ＰＲＯＣＩＯ（演算部）の持つ性能を十分生かしきれな
い欠点があった。

これに対し、Σ９ＸＬの演算であれば、第１図のか１０破線で示すように、ループカウンタ（以下ＬＰＧという
）８’１ＣＯＮＴ３に接続して設ける。このＬＰ０１に
ｒ、ｊＪＴｈセットし、１個のマイクロ命令の実行終了
毎に、これヲ「１」カウントダウンする。

ＣＯＮ　Ｔ　３　Ｏ出力信号”８　ＢＬ”及び”ｃＬＫ
″を、ＬＰ０１が「０」となるまで、「０」に保持して
おく。

このようにすると、第７図のように、第１番目のサイク
ルでマイクロ命令Ｉｓのフェッチが行なわれ、第２番目
のサイクルで定数データＯ１の７エツチが行なわれ、第
３番目のサイクルでＰ　ＲＯＣ１０にて演算が行なわれ
る。また、第３番目のサイクルでは、Ｃ０ＮＴ３の出力
信号ＳＥＬ及びＣＬＫが［ＯＪＫ保たれているので、定
数データＯｌがフェッチされる。以下、各サイクルで、
順次に１定数データ０いＣ４，、・・・・・・が）予ツ
チされ、かつ、演算も行なわれる。従って、第６図との
比較からも明らかなように、マイクロ命令１１、Ｉｎｓ
・・・・・・のフ丹ッチを行なうサイクルを省略できる
ので、処理時間の無ｔをなくすことができる。

しかしながら、この場合には、単一命令の繰シ返しルー
プに効果的であるが、例えば、２次再帰形フィルタの縦
続接続のような、複数命令の繰り返しループには対応で
きず、処理性能が不十分である。

〔発明の目的〕

本発明は、このような従来の方式の欠点に鑑みなされた
もので、その目的は、複数命令の繰シ返しループの場合
でちっても、命令の実行に２サイクルを要する定数デー
タ参照命令を、実質的に１サイクルで処理可能であシ、
演算処理部の演算性能を最大限発揮させることが可能な
、マイクロ命令制御方式を提供することである。

〔発明の概要〕

そこで、本発明では、マイクロ命令を所定量記憶可能で
あるとともに読み出し可能な命令記憶再生部と、命令レ
ジスタに対し制御記憶部の出力と上記命令記憶再生部の
出力とのいずれか一方を選択出力するセレクタとを設け
、第１の処理においては、マイクロ命令及び定数データ
を上記制御記憶部から上記命令レジスタへ読み出して実
行するとともに、この動作において読み出されたマイク
ロ命令のみを上記命令記憶再生部へ順次書き込み、第２
以降の処理においては、この命令記憶再生部に格納され
たマイクロ命令を上記命令レジスタへ与えるとともに、
定数データを上記制御記憶部から読み出し、順次処理を
実行するようにして上記目的を達成したものである。

〔発明の実施例〕

以下、図面を参照して本発明の実施例を詳しく説明する
。

第８図は、本発明を適用したマイクロ命令制御装置のブ
ロック図であシ、第１図と同一符号の部材は、同一構成
要素のものである。この装置においては、命令記憶再生
部としてＦ　Ｉ　Ｆ　Ｏ（ＦｉｒｓｔＩｎ　Ｆｉｒｓｔ
　Ｏｕｔ　）２０を設けて、Ｉｎ２にセットされたマイ
クロ命令を格納できるようにし、かつ、ＤＢＣ７の出力
に対応して、格納されたマイクロ命令を出力するように
構成した。また、セレクタ（９）を、０Ｍ２とＩｎ２と
の間に設け、ＩＩ？、６には、０Ｍ２の出力、ＦｉＦＯ
２０の出力１．Ｉｎ２の出力中の１つの出力が選択され
て出力される。Ｉｎ２には、ＣＬＯＣＫが入力され、そ
の立上シでＩｎ２の内容が更新されるため、ＩＦＬ６の
出力をセレクタ３０へ導入しである。従って、第１図と
同様にＣ０ＮＴ３によシ“ＣＬＫ″を制御して、Ｉｎ２
の内容更新に制限を与える方式を採用すると、Ｉｎ２の
出力全セレクタ３０へ導入する必要はない０また１Ｍ）
’ＣＩには、スタック（以下５ＴＡＣＫという）４０が
接続して設けられ、この５ＴＡＣＫ４０には、次のマイ
クロ命令のアドレスが予め格納される。

更に、ＤＥＣ７によシＭＰＣＩの制御信号（第１図“Ｃ
ＬＫ″に相当）を与え、Ｉｎ２に直接に、ＣＬＯＣＫ−
ｆｔ与える構成としたので、第１図のＣ０ＮＴ３に相当
する要素は不要となっている。

第９図は、ＦＩＦＯ２０の実施例のブロック図である。

同図において、２１はマイクロ命令を格納するための所
定容量のＲＡＭを示す。このＲＡＭ２１へは、Ｉｎ２か
ら、そのＤ端子へマイクロ命令が与えられる。このとき
、ＤＩｉｍＣ７よジＲＡＭライトイネーブル信号ＴＬＷ
Ｅが「１」として与えられ、ライトカウンタ２２が示す
アドレスへ、上記マイクロ命令が格納される。また、他
のときに、リードカウンタ２３が示すアドレスのマイク
ロ命令は、ＲＡＭ２１のＱ端子から出力され、セレクタ
３０へ到る。

ここでライトカウンタ２２、リードカウンタ器は、プリ
セット可能なダウンカウンタで構成されるものとし、ロ
ードイネーブル信号ｓｉｗ、　５１Ｒ，カウントイネー
ブル信号５２Ｗ、　５２Ｒによ多制御される。

ロードイネーブル信号５１Ｗとカウントイネーブル信号
５２Ｗとは、ＤＢＣ７よシ出力される。ロードイネーブ
ル信号５１Ｒは、ロードイネーブル信号５１Ｗとリード
カウンタ器の出力がゼロであることを検出する第１のゼ
ロ検出回路腕の出力とのオアゲート怒による出力である
。カウントイネーブル信号５２Ｒは、ライトカウンタ２
２の出力がゼロであることを検出する第２のゼロ検出回
路銘の出力である。また、ライトカウンタ２２、リード
カウンタ路へは、バッファ２７を介して、書き込み回数
がＤＢＣ７よシセットされる。バッフ１２７にはＮロー
ドイネーブル信号５１Ｗが与えられ、この信号が「１」
のとき、バッファ２７は内容を通過させ、上記信号が「
０」のとき、バッフ１２′７は入力をラッチする。

従って、バッフ１２７は、１度ラッチしたデータを、リ
ードカウンタ器がゼロとされ、第１のゼロ検出回路冴の
出力が「１」にされるとと（マイクロ命令が１ル一プ実
行されること）に、リードカウンタおヘロードする役割
を有する。

以上のように構成された装置によって、２次再帰形フィ
ルタの縦続接続時の処理ｕｎｔＨ（ｅｎｄ）における第１式と同様の処理を行う場合の動作を説明す
る。

上記の処理をマイクロ命令に変換すると、例えば次のよ
うになる。

１１：ループ回数をＬＰＣｇにセットし、次の命令のア
ドレスｆｔ８　Ｔ　Ａ　ＣＫ　４０に記憶する。

（次の命令以降がループ処理である事をＤＥＣ７に知ら
せる→Ｆ　Ｉ　Ｆ　Ｏ２０に書込許可）Ｉ２：ａ、とＸＬを乗算してＡＯＯ１３にセットする。

その後０ＡＲ５とＲＡＲ１４をそれぞれ（＋１）する。

工ｓ！　ｂｚ、！：）’Ａを乗算してＡＯＣ１１３の内
容と加え、結果を再びＡ　００１３ヘセツトする。

その後０ＡＲ５とＲＡ　Ｒ１４をそれぞれ（＋１）する
。

Ｉ４：ＡＯＯ１３の内容をＺ（ＲＡＭ）へ格納する。

ＬＰＣｇの値を調べ「０」であれば処理を終了、「０」
でなければＬＰＣｇを（−１）すると共にＭ、ＰＯＩに
ｌ、でセットした８ＴＡＯＫ４０の内容をセットする。

このうち工ｘ−ｋの３命令がループ処理になるから、本
実施例ではその他にＩ、：　Ｆ　Ｉ　Ｆ　０２０に格納命令数（３）を知ら
せるため、バッファ２７およびライトカウンタ２２に２
（＝３−＝１）をセットする。

という命令が必要である。

即ち、これをフローチャートで示すと、第１０図のよう
に、ステップ１０１で、ループ回数をＬＰＣｇにセット
し、次の命令のアドレスＱＳＴＡＣＫ４０に記憶する。

このステップ１０１が、上記マイクロ命令りに該当する
。次に、ステップ１０２へ進み、処理（”””ｂ　ｘｂ
　＋ｂＬ’り、　ｓ　／−＝　Ｌ　＋　１）１行なう。

これは、マイクロ命令ｂ、Ｉｓに該当する。次にステッ
プ１０３へ進み、ＬＰＣｇの内容が「０」であるか否か
を調べ、「０」であれば処理を終了し、「０」でなけれ
ば、ＬＰＣ８ｆｔｒ−ＩＪして更に、８’ｌ’ＡＣＫ４
０の示すアドレスヘジャンプすることによシ、再びステ
ップ１０２へ戻る。ここで、一点鎖線内のステップ１０
３及びステップ１０４は、マイクロ命令Ｉ４に該当する
。このようにして、ループ処理が実行される。

これを、第８図の装置で実行すると、その各部は、マシ
ンサイクル毎に、第１１図の如く変化する。

先ス、マイクロ命令Ｉｏが実行される。このマイクロ命
令は、いわば初期化に類似した処理であって、例えば、
当初ＭＰＣＩが示すアドレスのマイクロ命令Ｉｏが０Ｍ
２から読み出され、ＩＲ，６ヘセツトされるものとする
。第１番目のサイクルで、マイクロ命令Ｉｏの実行によ
って、ＤＥＣ７は、書き込み回数（−２）とロードイネ
ーブル信号５１Ｗ（−ｒｌ　Ｊ　”）とを出力する。こ
の結果、バッファ２７を介して、ライトカウンタｎ１リ
ードカウンタ２３には、書き込み回数がセットされ、ロ
ードイネーブル信号５１Ｗは「０」とされ、バッファＩ
にも書き込み回数がラッチされる。これによシ、ＤＢＣ
７内部には、ＰＩＦ０２０に必要なデータがセットされ
、ループ処理の準備状態となったことが記憶される。同
時に、マイクロ命令Ｉｓがフェッチされ、０Ｍ２から出
力されセレクタ３０ヲ介してＩＲ６ヘセツトされる。

次に、第２番目のサイクルで、ＭＰＣＩが［Ｕカウント
アツプされ、マイクロ命令１１の実行とマイクロ命令Ｉ
！のフェッチが行なわれる。即ち、ＬＰＣｇには、「３
」がセットされ、５ＴＡＣＫ４０には、マイクロ命令Ｉ
２のアドレスが記憶され、ＤＥＣ８には、次のマイクロ
命令以降がループ処理である旨知らされ、ＦＩＦＯ２０
に対して、カウントイネーブル信号５２Ｗが「１」とし
て与えられ、Ｒｗｎもアクティブとなる。

次に、第３番目のサイクルでは、マイクロ命令すの実行
、定数データ勾のフェッチ、ＦＩＦＯ２０へのマイクロ
命令ｌ！の書き込みが行なわれる。即ち、ＤＥＣ７によ
う、マイクロ命令Ｉ！がデコードされ、定数データを参
照する命令であると判る。

ＰＲＯＣＩＱ内では、定数データーがＸＲ１６ヘセツト
され、勘がＲ，Ａ　Ｍ　１５からＹＲ１７ヘセツトされ
るだけで、実際の演算は行なわれない１また、セレクタ
３０はＩｎ２の出力を選択し、Ｉｎ２にはマイクロ命令
１２がセットされている。一方、ＦＩＦＯ２０では、′
ＢＪＷＥがアクティブであるので、Ｉｎ２の出力である
マイクロ命令Ｉ−が、ライトカウンタ２２の出力するア
ドレスへ書き込まれる（第１１図のＷは、書き込みｅ、
Ｒは読み出しを、夫々意味する）。臀き込み終了となり
、カウントイネーブル信号５２ＷがｒＯＪとなると、ラ
イトカウンタ２２はカウントダウンし、「２」から「１
」となる。第４４目のサイクルでは、マイクロ命令１２
の実行の後半の動作がなされる。即ち、Ｐ凡ｏｃｉｏで
演算が行なわれ、乗算結果ａｏＸＯが得られるとともに
、ＣＡＲ，５、ＲＡＲ１４が夫々、「１」カウントアツ
プされて、ｂｏとｙｏに対応するアドレス作成がなされ
る。

また、マイクロ命令Ｉ３がフェッチされる。

第５番目のサイクルでは、マイクロ命令Ｉｓの実行の前
半の動作がなされる。セレクタ（９）は、Ｉｎ２の出力
を選択し、Ｉｎ２にはマイクロ命令１１がセットされる
。一方、第４番目のサイクルで、カウントイネーブル信
号５２Ｗが「１」とされ、ＲＷＥがアクティブとされる
から、マイクロ命令１１は、Ｆ’ＩＦＯ２０のＲ，ＡＭ
２ｉ内へ格納される。このときの格納アドレスは、ライ
トカウンタ２２が出力する。

マイクロ命令１１の書き込みが終了すると、カウントイ
ネーブル信号５２Ｗが「０」とされ、ライトカウンタ２
２はカウントダウンされてｒｌＪから「０」となる。そ
ζで、第２のゼロ検出回路２６は、「０」を検出し、そ
の出力であるカウントイネーブル信号５２Ｒｉ「ｘＪに
する。これによシ、リードカウンタ詔はカウント動作可
能とな）、また、カウントイネーブル信号５２ＲはＤＥ
Ｃ７に与えられ、次の命令がループ処理の最終命令であ
ることが示される。

第６番目のサイクルでは、マイクロ命令Ｉｎの実行の後
半の動作がなされる。つまｊ５、ＰＲＯＣＩＯ内で、乗
算ｂｏ　ｙｏが行なわれ、この結果とＡＣ０１３内のデ
ータａｔ）Ｘｏとが加えられ、この結果が人ＣＣｌ３に
セットされる。これ以後に、ＣＡＲ５、Ｒ，ＡＲ１４が
ｎ」カウントアツプされ、ａｌ、ｘｔに対応するアドレ
スが作成される。また、マイクロ命令１４のフェッチが
行なわれる。

第７番目のサイクルでは、マイクロ命令Ｉ４が実行され
る。ＡＣＣ１３の内容ａＬ１ＸＤ＋　ｂｏ　ｙｏをＲＡ
Ｍ１５へ格納する。同時に、第６番目のサイクルにおい
てカウントイネーブル信号５２Ｗが「１」とされるので
、マイクロ命令■４は、ＲＡＭ２ｉ内のライトカウンタ
２２が出力するアドレスゼロへ格納される。

また、ＤＥＣ７は、第６番目のサイクルで、カウントイ
ネーブル信号５ｚＲｉｒｏｊとして受けていて、ループ
処理の最終命令であることを知らされているので、セレ
クタ３０ヲ制御し、ＦＩＦＯ２０の出力を選択し、ＩＲ
６ヘセツトする。このときくリードカウンタｎは、「２
」となっているので、これに対応して、ＲＡＭ２１から
マイクロ命令１２力；読み出されていることになる。こ
の後、ＤＥＣ７は、リードクロックをリードカウンタ塾
へ与え、リードカウンタ２３を「１」カウントダウンす
る。

即ち、このサイクルでは、ＦＩＦＯ２０に対してマイク
ロ命令Ｉ４の書き込みと、マイクロ命令Ｉ３の読み出し
とが並行して行なわれる。

これ以降は、ＬＰ０１の内容が「０」となυ、マイクロ
命令Ｉ４の実行が終了するまで、ＰＩＦＯ２０の出力が
セレクタ３ｏヲ介してＩＲ６ヘセツトされることになる
。第９図の例では、ループ回数力；−以上なので、第８
番目のサイクル以降の処理も行なわれる。第８番目のサ
イクル以降の処理で、ＭＰＣｌにｆ９ＴＡｃＫ４０の内
容がセットされたシ、丁４二ｊ’カウントアツプされた
シしても、セレクタ４はＣＡＲ５の出力を選択するよう
にＤＥＣ７が制御している。従って、上記λ４ＰＣＩの
動作＆ま不要なようであるが、ループ処理が終了したと
き、ＭＰＣＩが正しい内容となっているように、この動
作を行なわせるものである。そして、第８番目のサイク
ルでは、マイクロ命令Ｉ２の実行によシ、ａｌ　Ｘｌが
ＡＣＣ１３にセットされ、０Ｍ２からは定数データｂ１
がフェッチされる。次に、第９番目のサイクルでは、マ
イクロ命令Ｉｇの実行によ’）　、ｂｓ　ｙｓが作成さ
れかつ、ａ＋　Ｘ＋　＋　ｂｘ　７ｘが作成され−ＩＡ
ＣＣ１３ヘセットされる。更に、第１０番目のサイクル
では、マイクロ命令１番が実行され、上記演算結果がＲ
ＡＭ１５ヘセツトされ、次のサイクルへ進む。このよう
に、Ｆ工ＦＯ２０によシマイクロ命令が出力されている
間は、第８番目のサイクルでは、第３と第４番目のサイ
クルに該当する処理の実行がなされ、第９番目のサイク
ルでは、第５と第６番目のサイクルに該当する処理の実
行がなされ、第１０番目のサイクルでは第７番目のサイ
クルに該当する処理が実行されるというように、マイク
ロ命令のフェッチのサイクルが不要なだけ、処理を効率
化できる。尚、第１１、第１２番目のサイクルでは、第
８、第９番目のサイクルに該当する処理がなされる。

このようにして、ループ回数え＋１を実行すると、ＲＡ
Ｍ１５には、”　−ａ！ｘＬ＋　ｂＬ’ｊＪｔが格納さ
れていることになる。

〔発明の効果〕

以上説明したように、本発明によれば、定数データを参
照する必要がある命令であっても１サイクルで処理でき
る。しかも、本発明は、単一命令の繰シ返しループ処理
だけでなく、複数命令の繰）返しループ処理も可能であ
る。

即ち、従来例において、マイクロ命令１１〜Ｉ４は、マ
イクロ命令ｈ、Ｉｎについて２サイクル、マイクロ命令
Ｉ４について１サイクル必要なため、ｎ回のループ処理
では５ｎサイクル必要であった。しかし、本発明では、
２回目以降のループでは、マイクロ命令Ｉｓ、Ｉｇにつ
いても１サイクルで実行可能なため、合計（３ｎ＋２）
サイクルで済む。ｎｆ大とすると、従来のめのサイクル
で処理可能なことが判る。

また、実施例では、マイクロ命令１２〜Ｎ４の中の２命
令が定数データを参照する必要があったので処理速度が
４０％改善されたが、全てのマイクロ命令が定数データ
を参照する必要がある場合には、処理速度は５０％改善
される。

【図面の簡単な説明】

第１図は従来のマイクロ命令制御方式を採用したマイク
ロ命令制御装置のブロック図、第２図は第１図の装置の
定数データを参照しないマイクロ命令による動作のタイ
ミングチャート、第３図は第１図の装置の定数データを
参照しないマイクロ命令による動作をマシンサイクル毎
に示した図、第４図は第１図の装置の定数データを参照
するマイクロ命令による動作のタイミングチャート、第
５図は第１図の装置の定数データを参照するマイクロ命
令による動作をマシンサイクル毎に示した図、第６図は
第１図の装置でΣＯＬ　ＸＬの処理をしたｂ＝１ときの動作をマシンサイクル毎に示した図、第７図は従
来の他のマイクロ命令制御装置で第６図と同様の処理を
したときの動作をマシンサイクル毎に示しだ図、第８図
は本発明の方式を採用したマイクロ命令制御装置のブロ
ック図、第９図は第８図の要部ブロック図、第１０図は
第８図の装置で行５処理のフローチャート、第１１図は
第１０図の処理を第８図の装置で行なった場合の動作を
マシンサイクル毎に示した図である。１・・・マイクロプログラムカウンタ２・・・制御記憶部　３・・・制御回路４．３０・・・
セレクタ５・・・定数データアドレスレジスタ６・・・命令レジスタ　７・・、命令デコーダ８・・・
ループカウンタ　１０・・・演算部２０・・Ｆ’ＩＦＯ
（命令記憶再生部）２１−ＲＡＭ　２２・・・ライトカ
ウンタ２３・・・リードカウンタ２４・・・第１のゼロ検出回路２５・・・オアゲート２６・・・第２のゼロ検出回路代理人　弁理士　本　１）　崇

Claims

【特許請求の範囲】

マイクロ命令とマイクロ命令の実行の際に使用する定数
データとを、夫々のデータの格納されるアドレスが重複
しないように制御記憶部に配置し、このデータを時分割
動作で連続して読み出して処理を実行するマイクロ命令
制御方式において、マイクロ命令を所定量記憶可能であ
るとともに、読み出し可能な命令記憶再生部と、命令レ
ジスタに対し、前記制御記憶部の出力と前記命令記憶再
生部の出力とのいずれか一方を選択出力するセレクタと
を設け、第１の処理においては、マイクロ命令及び定数
データを前記制御記憶部から前記命令レジスタへ読み出
して実行するとともに、該動作において読み出されたマ
イクロ命令のみを前記命令記憶再生部へ順次書き込み、
第２以降の処理においては、該命令記憶再生部に格納さ
れたマイクロ命令を前記命令レジスタへ与えるとともに
、定数データを前記制御記憶部から読み出し、順次処理
を実行するようＫしたことを特徴とするマイクロ命令制
御方式。