JPS6019018B2 - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS6019018B2 JPS6019018B2 JP51157759A JP15775976A JPS6019018B2 JP S6019018 B2 JPS6019018 B2 JP S6019018B2 JP 51157759 A JP51157759 A JP 51157759A JP 15775976 A JP15775976 A JP 15775976A JP S6019018 B2 JPS6019018 B2 JP S6019018B2
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- Japan
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- register
- contents
- processing
- microinstructions
- microinstruction
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Description
【発明の詳細な説明】
本発明は、データ処理システム、特に例えばいわゆるパ
イプライン演算制御などのデータ処理システムにおいて
、読出されたマイクロ命令の内容または該マイクロ命令
の１部フィールドの内容を複数の処理サイクルの間保持
する保持レジスタをもうけ、該保持レジスタの内容にも
とずし、て、複数の処理サイクルにまたがって制御を行
なうようにしたデータ処理システムに関するものである
。
イプライン演算制御などのデータ処理システムにおいて
、読出されたマイクロ命令の内容または該マイクロ命令
の１部フィールドの内容を複数の処理サイクルの間保持
する保持レジスタをもうけ、該保持レジスタの内容にも
とずし、て、複数の処理サイクルにまたがって制御を行
なうようにしたデータ処理システムに関するものである
。
本発明はそれに限られるものではないが、例えばパイプ
ライン演算制御装置においては、与えられたオペランド
・データに対して順序予め定められた処理が予め定めら
れた順序で演算されかつオペランド・データが順次入力
される如き演算制御を実行するようにされる。このよう
な演算制御装置において、マイクロ命令にしたがって演
算を制御する場合、或る処理サイクルにおいて如何なる
演算が行なわれ、次の処理サイクルにおいて如何なる演
算が行なわれるかは既知であり、上記演算制御を１つ１
つマイクロ命令を読出しこれを解読しては実行せしめよ
うとするとそのための制御が繁雑となる。また僅かずつ
制御態様を異にするマイクロ命令を用意しなければなら
なくなる。本発明は上記の点を解決することを目的とし
ており、制御メモリから読出され解読されたマイクロ命
令の内容あるいは該マイクロ命令の１部フィールドの内
容を例えばシフト・レジス夕段によって保持し、単一の
マイクロ命令によって複数の処理サイクルにまたがる演
算を制御できるようにして、上記の如き演算制御を効率
よく実行するようにすることを目的としている。そして
そのため、本発明のデータ処理システムはマイクロ命令
を格納する制御メモリをそなえ該制御メモリから謎出さ
れたマイクロ命令にしたがって処理を実行するデータ処
理システムにおいて、上記論出されたマィクロ命令の内
容または該マイクロ命令の１部フィールドの内容を複数
の処理サイクルの間保持する保持レジスタをシフト・レ
ジスタ段で構成すると共に当該保持レジスタはタイミン
グ・カウンタをそなえ、上記シフト・レジスタの段のレ
ジスタの内容をして対応する処理サイクル期間に被制御
回路部に供給しかつ上記タイミング・カウンタによって
当該段のレジスタの内容を複数個の処理サイクルの間有
効化するよう構成したことを特徴としている。以下図面
を参照しつつ説明する。第１図は本発明の前提となる構
成例、第２図は第１図図示の構成を改良した本発明の一
実施例構成の要部、第３図は第２図に示す構成の動作の
−例を説明する説明図を示す。第１図において、１は制
御メモリ、２はマイクロ命令レジスタ、３は被制御回路
部、４Ａ，４Ｃ，４Ｅは夫々保持レジスタ、５ないし１
０は夫々レジスタ、１１，１２は夫々Ａ系列の被制御回
路、１３はＢ系列の被制御回路、１４はＣ系列の被制御
回路、１５は○系列の被制御回路、１６なし、し１９は
夫々Ｅ系列の被制御回略「 ２０ないし２５は夫々ゲー
ト回路を表わしている。
ライン演算制御装置においては、与えられたオペランド
・データに対して順序予め定められた処理が予め定めら
れた順序で演算されかつオペランド・データが順次入力
される如き演算制御を実行するようにされる。このよう
な演算制御装置において、マイクロ命令にしたがって演
算を制御する場合、或る処理サイクルにおいて如何なる
演算が行なわれ、次の処理サイクルにおいて如何なる演
算が行なわれるかは既知であり、上記演算制御を１つ１
つマイクロ命令を読出しこれを解読しては実行せしめよ
うとするとそのための制御が繁雑となる。また僅かずつ
制御態様を異にするマイクロ命令を用意しなければなら
なくなる。本発明は上記の点を解決することを目的とし
ており、制御メモリから読出され解読されたマイクロ命
令の内容あるいは該マイクロ命令の１部フィールドの内
容を例えばシフト・レジス夕段によって保持し、単一の
マイクロ命令によって複数の処理サイクルにまたがる演
算を制御できるようにして、上記の如き演算制御を効率
よく実行するようにすることを目的としている。そして
そのため、本発明のデータ処理システムはマイクロ命令
を格納する制御メモリをそなえ該制御メモリから謎出さ
れたマイクロ命令にしたがって処理を実行するデータ処
理システムにおいて、上記論出されたマィクロ命令の内
容または該マイクロ命令の１部フィールドの内容を複数
の処理サイクルの間保持する保持レジスタをシフト・レ
ジスタ段で構成すると共に当該保持レジスタはタイミン
グ・カウンタをそなえ、上記シフト・レジスタの段のレ
ジスタの内容をして対応する処理サイクル期間に被制御
回路部に供給しかつ上記タイミング・カウンタによって
当該段のレジスタの内容を複数個の処理サイクルの間有
効化するよう構成したことを特徴としている。以下図面
を参照しつつ説明する。第１図は本発明の前提となる構
成例、第２図は第１図図示の構成を改良した本発明の一
実施例構成の要部、第３図は第２図に示す構成の動作の
−例を説明する説明図を示す。第１図において、１は制
御メモリ、２はマイクロ命令レジスタ、３は被制御回路
部、４Ａ，４Ｃ，４Ｅは夫々保持レジスタ、５ないし１
０は夫々レジスタ、１１，１２は夫々Ａ系列の被制御回
路、１３はＢ系列の被制御回路、１４はＣ系列の被制御
回路、１５は○系列の被制御回路、１６なし、し１９は
夫々Ｅ系列の被制御回略「 ２０ないし２５は夫々ゲー
ト回路を表わしている。
例えばパイプライン演算制御装置を構成する被制御回路
部においては、与えられたオペランド・データ枕に対し
て図示の如く例えば処理サイクルＴにおいて回路１３，
１５，１６による演算が行なわれ、処理サイクルＬにお
いて回路１１，１４，１７による演算が行なわれ、処理
サイクルＬにおいて回路１２，１８による演算が行なわ
れ、処理サイクルＴ３において回路１９による演算が行
なわれて出力される。
部においては、与えられたオペランド・データ枕に対し
て図示の如く例えば処理サイクルＴにおいて回路１３，
１５，１６による演算が行なわれ、処理サイクルＬにお
いて回路１１，１４，１７による演算が行なわれ、処理
サイクルＬにおいて回路１２，１８による演算が行なわ
れ、処理サイクルＴ３において回路１９による演算が行
なわれて出力される。
そして次のオペランド・データｘ，は上記と同様に処理
サイクルＴ，において回路１３，１５，１６による演算
が行なわれ、処理サイクルＴ２において回路１ １，１
４，１７による演算が行なわれ、・・…・・・・てゆ
くように順次処理されてゆく。上記の如き演算処理を行
なうに当って、１処理サイクル毎の制御を指示するマイ
クロ命令を制御メモリ１から順次読出しては処理する従
来の方式をそのまま採用する場合、処理が繁雑となり僅
かずつ制御態様を異にするマイクロ命令を用意しなけれ
ばならない。
サイクルＴ，において回路１３，１５，１６による演算
が行なわれ、処理サイクルＴ２において回路１ １，１
４，１７による演算が行なわれ、・・…・・・・てゆ
くように順次処理されてゆく。上記の如き演算処理を行
なうに当って、１処理サイクル毎の制御を指示するマイ
クロ命令を制御メモリ１から順次読出しては処理する従
来の方式をそのまま採用する場合、処理が繁雑となり僅
かずつ制御態様を異にするマイクロ命令を用意しなけれ
ばならない。
この点を考慮して、第１図図示の場合、例えば１つのマ
イクロ命令を複数のフィールドＡ，Ｂ，Ｃ，Ｄ，Ｅなど
に区分しておき、各フィールドに対応してシフト・レジ
スタ段を構成する保持レジスタ４Ａ，４Ｃ，４Ｅなどを
もうけておくようにする。
イクロ命令を複数のフィールドＡ，Ｂ，Ｃ，Ｄ，Ｅなど
に区分しておき、各フィールドに対応してシフト・レジ
スタ段を構成する保持レジスタ４Ａ，４Ｃ，４Ｅなどを
もうけておくようにする。
そして、マイクロ命令レジスタ２にセットされたマイク
ロ命令を解読して次の如く制御てゆく。即ち｛１ー 処
理サイクルＴｏにおいて、フィールドＢの内容によって
回路１３を、フィールドＤの内容によって回路１５を、
フィールドＥの内容によって回路１６を夫々制御する。
ロ命令を解読して次の如く制御てゆく。即ち｛１ー 処
理サイクルＴｏにおいて、フィールドＢの内容によって
回路１３を、フィールドＤの内容によって回路１５を、
フィールドＥの内容によって回路１６を夫々制御する。
‘２１そしてゲート回路２０，，２１，２２をオンして
フィールドＡの内容をレジスタ５に、フィールドＣの内
容をレジスタ７に、フィールドＥの内容をレジスタ８に
セットする。
フィールドＡの内容をレジスタ５に、フィールドＣの内
容をレジスタ７に、フィールドＥの内容をレジスタ８に
セットする。
｛３１ 処理サイクルＴ，において、レジスタ５の内容
によって回路１１を、レジスタ７の内容によって回路１
４を、レジスタ８の内容によって回略１７を夫々制御す
る。
によって回路１１を、レジスタ７の内容によって回路１
４を、レジスタ８の内容によって回略１７を夫々制御す
る。
■ そしてゲート２３，２４をオンしてレジスタ５の内
容をレジスタ６に、レジスタ８の内容をレジスタ９にセ
ットする。
容をレジスタ６に、レジスタ８の内容をレジスタ９にセ
ットする。
‘５１ 処理サイクルＴ２において、レジスタ６の内容
によって回路１２を、レジスタ９の内容によって回路１
８を夫々制御する。
によって回路１２を、レジスタ９の内容によって回路１
８を夫々制御する。
【６１ そしてゲート２５をオンしてレジスタ９の内容
をレジスタ１０にセットする。
をレジスタ１０にセットする。
‘７１ 処理サイクルＴ３において、レジスタ１０の内
容によって回路１９を制御する。
容によって回路１９を制御する。
第１図図示の場合、上記の如き演算処理を、次々と与え
られるオペランド・データに対して順次実行してゆく場
合、制御メモリ１から各処理サイクル毎に同じマイクロ
命令を議出してマイクロ命令レジスタ２にセットすれば
よく、演算制御は大幅に簡易化される。
られるオペランド・データに対して順次実行してゆく場
合、制御メモリ１から各処理サイクル毎に同じマイクロ
命令を議出してマイクロ命令レジスタ２にセットすれば
よく、演算制御は大幅に簡易化される。
勿論、一般にパイプライン演算制御装置における演算処
理は、第１図図示被制御回路部３として示した如き単純
なものとは限らない。そして或る種の演算態様（仮にａ
という）においては例えばＣ系列の演算が省略されたり
、あるいは場合によってはＡ系列の演算が省略されたり
される。このような場合、対応するマイクロ命令として
は、フィールドＣの内容を空き状態としたり、あるいは
フィールドＡの内容を空き状態としたりされるものと考
えてよい。第１図図示の構成を採用することによって上
述の如く演算制御が大幅に簡単化されるが、例えば第１
図図示の回路Ａ２とＥ２とにもとづく演算処理を複数処
理サイクルにまたがって連続的に実行したりあるいは間
欠的に実行したりしてその後に回路Ｅ３にもとづく演算
処理を行なう如き場合を考慮すると、シフト・レジスタ
段の段数が非所望に増大するなどの問題が生じる。
理は、第１図図示被制御回路部３として示した如き単純
なものとは限らない。そして或る種の演算態様（仮にａ
という）においては例えばＣ系列の演算が省略されたり
、あるいは場合によってはＡ系列の演算が省略されたり
される。このような場合、対応するマイクロ命令として
は、フィールドＣの内容を空き状態としたり、あるいは
フィールドＡの内容を空き状態としたりされるものと考
えてよい。第１図図示の構成を採用することによって上
述の如く演算制御が大幅に簡単化されるが、例えば第１
図図示の回路Ａ２とＥ２とにもとづく演算処理を複数処
理サイクルにまたがって連続的に実行したりあるいは間
欠的に実行したりしてその後に回路Ｅ３にもとづく演算
処理を行なう如き場合を考慮すると、シフト・レジスタ
段の段数が非所望に増大するなどの問題が生じる。
第２図はこの点を解決した本発明の一実施例構成の要部
を示し、第１図図示構成における保持レジスタ４Ｅにつ
いての構成のみを示している。
を示し、第１図図示構成における保持レジスタ４Ｅにつ
いての構成のみを示している。
図中の符号２，４Ｅ，８，９，１０，２４，２５は第１
図に対応し、２６，２７，２８は夫々カウンタであって
処理サイクルに対応して歩・進されその出力をプログラ
ムにしたがって出力するもの、２９，３０，３１は夫々
アンド回賂を表わしている。第２図図示の如き構成を採
用することによって、カウンタ２６，２７，２８をプロ
グラムすることによって例えば第３図図示の如き処理を
行なわせることが可能となる。
図に対応し、２６，２７，２８は夫々カウンタであって
処理サイクルに対応して歩・進されその出力をプログラ
ムにしたがって出力するもの、２９，３０，３１は夫々
アンド回賂を表わしている。第２図図示の如き構成を採
用することによって、カウンタ２６，２７，２８をプロ
グラムすることによって例えば第３図図示の如き処理を
行なわせることが可能となる。
第３図は、次の如き場合を例として図示されている。
即ち（ｉ）マイクロ命令１がレジスタ８にセットされた
ときカウンタ２６はカウント値「１山「２」のとき論理
“１”を出力し、カウント値「３」によってゲート２４
をオンし、（ｉｉ）マイクロ命令２に対してはしジスタ
８にセットされることがなくマイクロ命令３がレジスタ
８にセットされたときカウンタ２６はカウント値「０」
において論理“１”を出力すると共にゲート２４をオン
し、（五ｉ）マイクロ命令１がレジスタ９にセットされ
たときカゥンタ２７はカウント値「０」において論理“
１”を出力すると共にゲート２５をオンし、（ｉ）マイ
クロ命令３がレジスタ９にセットされたときカウンタ２
７はカウント値「０」において論理“１”を出力すると
共にゲート２５をオンし、（Ｕ）マイクロ命令１がレジ
スタ１０にセットされたときカウンタ２８はカウント値
「０」において論理“１”を出力し、（灯）マイクロ命
令３がレジスタ１０にセットされたときカウンタ２８は
カウント値「１レ「２」のとき論理“１”を出力するも
のとして図示されている。なお、カウンタ２６，２７，
２８に対する制御は、固定的に定めておくこともできま
たフィールドＥの内容によって制御するようにすること
もでることは言うまでもない。
ときカウンタ２６はカウント値「１山「２」のとき論理
“１”を出力し、カウント値「３」によってゲート２４
をオンし、（ｉｉ）マイクロ命令２に対してはしジスタ
８にセットされることがなくマイクロ命令３がレジスタ
８にセットされたときカウンタ２６はカウント値「０」
において論理“１”を出力すると共にゲート２４をオン
し、（五ｉ）マイクロ命令１がレジスタ９にセットされ
たときカゥンタ２７はカウント値「０」において論理“
１”を出力すると共にゲート２５をオンし、（ｉ）マイ
クロ命令３がレジスタ９にセットされたときカウンタ２
７はカウント値「０」において論理“１”を出力すると
共にゲート２５をオンし、（Ｕ）マイクロ命令１がレジ
スタ１０にセットされたときカウンタ２８はカウント値
「０」において論理“１”を出力し、（灯）マイクロ命
令３がレジスタ１０にセットされたときカウンタ２８は
カウント値「１レ「２」のとき論理“１”を出力するも
のとして図示されている。なお、カウンタ２６，２７，
２８に対する制御は、固定的に定めておくこともできま
たフィールドＥの内容によって制御するようにすること
もでることは言うまでもない。
以上説明した如く、本発明によれば、例えばパイプライ
ン演算制御装置などの如く１つの演算態様が最初に決ま
れば以後既知の演算装置が順次行なわれる如き場合にお
いて、マイクロ命令による処理が大幅に簡単化され、か
つシフト・レジスタ段の段数を少なくすることが可能と
なる。
ン演算制御装置などの如く１つの演算態様が最初に決ま
れば以後既知の演算装置が順次行なわれる如き場合にお
いて、マイクロ命令による処理が大幅に簡単化され、か
つシフト・レジスタ段の段数を少なくすることが可能と
なる。
第１図は本発明の前提となる構成例、第２図は第１図図
示の構成を改良した本発明の一実施例構成の姿部、第３
図は第２図に示す構成の動作の一例を説明する説明図を
示す。 図中１は制御メモリ、２はマイクロ命令レジスタ、３は
被制御回路部、４Ａ，４Ｃ，４８は夫々保持レジスタ、
５ないし１０は夫々シフト・レジスタ段を構成するレジ
スタ、２６，２７，２８は夫々カウンタを表わす。 了２四 ナ３四 ７１母
示の構成を改良した本発明の一実施例構成の姿部、第３
図は第２図に示す構成の動作の一例を説明する説明図を
示す。 図中１は制御メモリ、２はマイクロ命令レジスタ、３は
被制御回路部、４Ａ，４Ｃ，４８は夫々保持レジスタ、
５ないし１０は夫々シフト・レジスタ段を構成するレジ
スタ、２６，２７，２８は夫々カウンタを表わす。 了２四 ナ３四 ７１母
Claims (1)
- 【特許請求の範囲】 １ マイクロ命令を格納する制御メモリをそなえ該制御
メモリから読出されたマイクロ命令にしたがつて処理を
実行するデータ処理システムにおいて、上記読出された
マイクロ命令の内容または該マイクロ命令の１部フイー
ルドの内容を複数の処理サイクルの間保持する保持レジ
スタをシフト・レジスタ段で構成すると共に当該保持レ
ジスタはタイミング・カウンタをそなえ、上記シフト・
レジスタの段のレジスタの内容をして対応する処理サイ
クル期間に被制御回路部に供給しかつ上記タイミング・
カウンタによつて当該段のレジスタの内容を複数個の処
理サイクルの間有効化するよう構成したことを特徴とす
るデータ処理システム。 ２ 上記被制御回路部は、与えられたオペランド・デー
タに対して順次予め定められた処理が予め定められた順
序で演算されかつ上記オペランド・データが順次入力さ
れることを特徴とする特許請求の範囲第１項記載のデー
タ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51157759A JPS6019018B2 (ja) | 1976-12-27 | 1976-12-27 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51157759A JPS6019018B2 (ja) | 1976-12-27 | 1976-12-27 | デ−タ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5381032A JPS5381032A (en) | 1978-07-18 |
| JPS6019018B2 true JPS6019018B2 (ja) | 1985-05-14 |
Family
ID=15656700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51157759A Expired JPS6019018B2 (ja) | 1976-12-27 | 1976-12-27 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019018B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100016U (ja) * | 1983-12-10 | 1985-07-08 | 新日本製鐵株式会社 | セラミツクフイルタ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621242A (en) * | 1979-07-28 | 1981-02-27 | Fujitsu Ltd | Pipeline control method for computer operation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5738500B2 (ja) * | 1973-06-22 | 1982-08-16 | ||
| GB1527289A (en) * | 1976-08-17 | 1978-10-04 | Int Computers Ltd | Data processing systems |
-
1976
- 1976-12-27 JP JP51157759A patent/JPS6019018B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100016U (ja) * | 1983-12-10 | 1985-07-08 | 新日本製鐵株式会社 | セラミツクフイルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5381032A (en) | 1978-07-18 |
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