JPS6022330A - 集積論理回路 - Google Patents
集積論理回路Info
- Publication number
- JPS6022330A JPS6022330A JP58130658A JP13065883A JPS6022330A JP S6022330 A JPS6022330 A JP S6022330A JP 58130658 A JP58130658 A JP 58130658A JP 13065883 A JP13065883 A JP 13065883A JP S6022330 A JPS6022330 A JP S6022330A
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- JP
- Japan
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- circuit
- test
- logic circuit
- tested
- logic
- Prior art date
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- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積論理回路に関し、特に集積回路内部
に設置される試験回路に関する。
に設置される試験回路に関する。
集積回路の試験方法は集積回路技術の進歩に伴ない極め
て、重要な意味を有するものとなシつつめる。特に近年
集積回路の大規模化傾向は顕著であル完成した集積回路
の機能を十分に又、短時間に試験できるか否かは、製品
の機能保証の信頼性に関わるだけでなく、製品コストに
直接反映されるため、集積回路メーカーにとってもユー
ザーにとっても看過しがたい問題となっている。
て、重要な意味を有するものとなシつつめる。特に近年
集積回路の大規模化傾向は顕著であル完成した集積回路
の機能を十分に又、短時間に試験できるか否かは、製品
の機能保証の信頼性に関わるだけでなく、製品コストに
直接反映されるため、集積回路メーカーにとってもユー
ザーにとっても看過しがたい問題となっている。
又、大規模集積回路では端子数も増大するため、試験用
端子はできるだけ少なく抑える必要があるが、従来方法
では試験に用いる端子は通常の論理信号用の端子として
は使用できないため、試験に供する端子を論理信号端子
とは別に設けなければならず実装密度の低下を招く欠点
がある。
端子はできるだけ少なく抑える必要があるが、従来方法
では試験に用いる端子は通常の論理信号用の端子として
は使用できないため、試験に供する端子を論理信号端子
とは別に設けなければならず実装密度の低下を招く欠点
がある。
例えば多段のカウンターを分割して試験する場合や、多
数のレジスターの初期設定を行なうのに必要な試験用端
子は大規模集積回路の場合、無視できない数になる。し
かも、実使用状態ではこれら試験用端子は外部の雑音等
の影＃を避けるため、所望の電位レベルあるいは論理レ
ベルにクランプされる必要があシ、実装の自由度−も制
限される。
数のレジスターの初期設定を行なうのに必要な試験用端
子は大規模集積回路の場合、無視できない数になる。し
かも、実使用状態ではこれら試験用端子は外部の雑音等
の影＃を避けるため、所望の電位レベルあるいは論理レ
ベルにクランプされる必要があシ、実装の自由度−も制
限される。
本発明はチップ内に７ユーズ素子を設置することにより
これらの従来手段の欠点を改善した新しい半導体集積論
理回路を提供する。
これらの従来手段の欠点を改善した新しい半導体集積論
理回路を提供する。
すなわち本発明は、複数の論理回路部を有し、該複数論
理回路のうち少くとも一箇以上の論理回路が、自身の論
理回路部とフェーズ素子の一端に接続された少くとも一
箇以上の入力を有し、該フユーズ素子の他端が他の論理
回路に接続されるとともに抵抗体は半導体素子を介して
基本的に固定された電圧諒に接続きれている半導体集積
論理回路であり、前記フユーズ素子を導体として試験に
用いた後は溶断することによシ、実使用状態ではＲ１望
の論理機能に影響を及はすことがない新しい手段を提供
する。
理回路のうち少くとも一箇以上の論理回路が、自身の論
理回路部とフェーズ素子の一端に接続された少くとも一
箇以上の入力を有し、該フユーズ素子の他端が他の論理
回路に接続されるとともに抵抗体は半導体素子を介して
基本的に固定された電圧諒に接続きれている半導体集積
論理回路であり、前記フユーズ素子を導体として試験に
用いた後は溶断することによシ、実使用状態ではＲ１望
の論理機能に影響を及はすことがない新しい手段を提供
する。
以下図面によシ本発明の詳細説明を行なう。
第１図は従来手段によるテスト回路を有する分周回路例
を示す。第１図の如き分周回路は図中のＴＥＳＴ端子が
存在しない場合各トグル回路の初期状態を決定すること
ができないため自動テスター等による機能試験が極めて
困難となる。
を示す。第１図の如き分周回路は図中のＴＥＳＴ端子が
存在しない場合各トグル回路の初期状態を決定すること
ができないため自動テスター等による機能試験が極めて
困難となる。
従ってとのＴＨＡＴ端子は機能試験のためには不可欠で
あるが、実使用状態で特にリセット機能を必要としない
場合、論理的な低レベルにクランプする必要がある。集
積回路で構成される論理回路が小規模の場合この試験用
端子の存在が実装密度向上を阻害することは考えにくい
が大規模集積回路では、この試験用端子は当然のことな
がら増大するため、無視できない存在となる。
あるが、実使用状態で特にリセット機能を必要としない
場合、論理的な低レベルにクランプする必要がある。集
積回路で構成される論理回路が小規模の場合この試験用
端子の存在が実装密度向上を阻害することは考えにくい
が大規模集積回路では、この試験用端子は当然のことな
がら増大するため、無視できない存在となる。
第２図は本発明の手段の一実施例を示すもので２は３の
分周回路部とは論理的に独立した論理回路で、入力Ｄｎ
は７ユーズＦＩを介して抵抗Ｒ１と分周回路３内のトグ
ル回路のリセット端子に接続されている。本回路におい
て自動テスタによる分周回路部３の機能試験は入力ｌ）
ｎからの信号によりトグル回路Ｔ１・〜Ｔ−ａの出力状
態が初期設定されることによシ可能となる。この場合、
論理回路２の機能は判定する必要がなく３の試験が終了
後、ＤＩ−Ｄ−の入力によシ２の試験を行なえばよい。
分周回路部とは論理的に独立した論理回路で、入力Ｄｎ
は７ユーズＦＩを介して抵抗Ｒ１と分周回路３内のトグ
ル回路のリセット端子に接続されている。本回路におい
て自動テスタによる分周回路部３の機能試験は入力ｌ）
ｎからの信号によりトグル回路Ｔ１・〜Ｔ−ａの出力状
態が初期設定されることによシ可能となる。この場合、
論理回路２の機能は判定する必要がなく３の試験が終了
後、ＤＩ−Ｄ−の入力によシ２の試験を行なえばよい。
この方法によシ、集積回路すべての機能が試験された後
、Ｄ・からＧＮＤに対して７ユーメＦ１を溶断する峨流
を流せばＤ・と点ａとは分離され、実使用時にはＤ・は
分周回路部３とはまったく独立した入力として使用する
ことができる。又、点ａは抵抗Ｒ１を介してＧＮＤに接
続されているため論理レベルとして低レベルに接続され
たことになシ、この時リセット解除となれば、３内のト
グル回路はすべて分周可能な状態となる。
、Ｄ・からＧＮＤに対して７ユーメＦ１を溶断する峨流
を流せばＤ・と点ａとは分離され、実使用時にはＤ・は
分周回路部３とはまったく独立した入力として使用する
ことができる。又、点ａは抵抗Ｒ１を介してＧＮＤに接
続されているため論理レベルとして低レベルに接続され
たことになシ、この時リセット解除となれば、３内のト
グル回路はすべて分周可能な状態となる。
第３図は本発明の今一つの実施例を示すものである。論
理回路８は分周回路４および５とは独立した機能を有し
ておシ、入力ＤＬＩ〜ＤＬｎのうちＤＬＩ〜ＤＩ、３の
３箇の入力が分周回路４および５の機能試験に用いられ
る。すなわちこれらの３人力は本発明の特徴的な部分で
あるフェーズ素子Ｆ２〜Ｆ３を介して分周回路を各々独
立させて試験をするためのセレクタ回路６および７に接
続される。ＤＬＩは信号線１０をブ１゛シて６のデータ
入力の１つに、ＤＬ２．ＤＬ３は信号線１３．１４を介
して６および７のセレクト入力にそれぞれ接続される。
理回路８は分周回路４および５とは独立した機能を有し
ておシ、入力ＤＬＩ〜ＤＬｎのうちＤＬＩ〜ＤＩ、３の
３箇の入力が分周回路４および５の機能試験に用いられ
る。すなわちこれらの３人力は本発明の特徴的な部分で
あるフェーズ素子Ｆ２〜Ｆ３を介して分周回路を各々独
立させて試験をするためのセレクタ回路６および７に接
続される。ＤＬＩは信号線１０をブ１゛シて６のデータ
入力の１つに、ＤＬ２．ＤＬ３は信号線１３．１４を介
して６および７のセレクト入力にそれぞれ接続される。
６で信号線１０が選択されると分周回路５に対する試験
用のクロック信号をＤＬＩから入力することが可能とな
るが、この時、同時に７で信号線１１が選択されていれ
ば５の最終段トグル回路の出力の状態は７を介して００
Ｔ３で判定可能となる。また、６で信号ｆｌＪ９が７で
信号Ｉｆｓ１２がそれぞれ選択された状態ではＣＬＫ２
からのクロック信号により動作する４の機能を６および
７を介して５０機能とは全く無関係に０［ＪＴ３で判定
することが可能となる。４および５の分局比をそれぞれ
１／２５６とすると実使用状態で０ＩＪＴ３に得られる
分周比はＣＬＫ２人力に対して１／６５５３６となり、
もし、セレクタ回路６および７を使用しなければ極めて
膨大な数の試験用パターンが必要となる。
用のクロック信号をＤＬＩから入力することが可能とな
るが、この時、同時に７で信号線１１が選択されていれ
ば５の最終段トグル回路の出力の状態は７を介して００
Ｔ３で判定可能となる。また、６で信号ｆｌＪ９が７で
信号Ｉｆｓ１２がそれぞれ選択された状態ではＣＬＫ２
からのクロック信号により動作する４の機能を６および
７を介して５０機能とは全く無関係に０［ＪＴ３で判定
することが可能となる。４および５の分局比をそれぞれ
１／２５６とすると実使用状態で０ＩＪＴ３に得られる
分周比はＣＬＫ２人力に対して１／６５５３６となり、
もし、セレクタ回路６および７を使用しなければ極めて
膨大な数の試験用パターンが必要となる。
従って信号線１０，１３および１４は試験の簡便化に不
可欠であることは当然であるが、本発明は、すでに第二
図の説明で述べたように試販完了後にフユーズ素子１！
’２．Ｆ３およびＲ４を溶断することが可能であシ、本
来の基本動作に無関係な端子を一切必要としない。本図
において抵抗Ｒ２，Ｒ３およびＲ４はＧＮＤレベルに接
続されているため、フユーズ素子Ｆ ２〜Ｆ３を溶断し
た後は信号線１０．１３および１４は論理的に低レベル
にクランプされた形となるがこの状態でセレクタ６およ
び７ではそれぞれ信号線９および１１が辿択され、分周
回路の基本機能が実現されることはいうまでもない。
可欠であることは当然であるが、本発明は、すでに第二
図の説明で述べたように試販完了後にフユーズ素子１！
’２．Ｆ３およびＲ４を溶断することが可能であシ、本
来の基本動作に無関係な端子を一切必要としない。本図
において抵抗Ｒ２，Ｒ３およびＲ４はＧＮＤレベルに接
続されているため、フユーズ素子Ｆ ２〜Ｆ３を溶断し
た後は信号線１０．１３および１４は論理的に低レベル
にクランプされた形となるがこの状態でセレクタ６およ
び７ではそれぞれ信号線９および１１が辿択され、分周
回路の基本機能が実現されることはいうまでもない。
以上の如く、本発明は本来の信号端子以外に一切の試験
用端子を増設することなく集積回路の機能を十分に試験
しうる新しい手段を提供するものであり、今後複雑かつ
大規模化する集積回路の試験に極めて有効でるると考え
る。
用端子を増設することなく集積回路の機能を十分に試験
しうる新しい手段を提供するものであり、今後複雑かつ
大規模化する集積回路の試験に極めて有効でるると考え
る。
第１図は従来方法による試験回路例を示す図、第２図は
本発明の一実施例を示す図、第３図は本発明の他の実施
例を示す図である。 ４．５・・・・・・分周回路、６．７・・・・・・セレ
クタ回路、８・・・・・・論理回路、９〜１４・・・・
・・信号線、Ｆ２〜Ｆ４・・・・・・７ユーズ素子、Ｒ
２−Ｒ４・・・・・・抵抗素子。
本発明の一実施例を示す図、第３図は本発明の他の実施
例を示す図である。 ４．５・・・・・・分周回路、６．７・・・・・・セレ
クタ回路、８・・・・・・論理回路、９〜１４・・・・
・・信号線、Ｆ２〜Ｆ４・・・・・・７ユーズ素子、Ｒ
２−Ｒ４・・・・・・抵抗素子。
Claims (1)
- 複数の論理回路を有し、該複数の論理回路のうち、少く
とも一箇以上の論理回路がフェーズ素子の一端に接続さ
れた少くとも一箇以上の入力を有し、該フェーズ素子の
それぞれの他端が他の論理回路に接続されるとともに抵
抗又は半導体素子を介して基本的に固定された電圧源に
も接続されていることを特徴とする集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130658A JPS6022330A (ja) | 1983-07-18 | 1983-07-18 | 集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130658A JPS6022330A (ja) | 1983-07-18 | 1983-07-18 | 集積論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022330A true JPS6022330A (ja) | 1985-02-04 |
| JPH0118586B2 JPH0118586B2 (ja) | 1989-04-06 |
Family
ID=15039510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130658A Granted JPS6022330A (ja) | 1983-07-18 | 1983-07-18 | 集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411464A (en) * | 1987-07-03 | 1989-01-17 | Mitsubishi Cable Ind Ltd | Exposure head for color scanner |
-
1983
- 1983-07-18 JP JP58130658A patent/JPS6022330A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411464A (en) * | 1987-07-03 | 1989-01-17 | Mitsubishi Cable Ind Ltd | Exposure head for color scanner |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0118586B2 (ja) | 1989-04-06 |
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