JPS6022336A - マスタスライス型半導体装置 - Google Patents

マスタスライス型半導体装置

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Publication number
JPS6022336A
JPS6022336A JP58130201A JP13020183A JPS6022336A JP S6022336 A JPS6022336 A JP S6022336A JP 58130201 A JP58130201 A JP 58130201A JP 13020183 A JP13020183 A JP 13020183A JP S6022336 A JPS6022336 A JP S6022336A
Authority
JP
Japan
Prior art keywords
cell
unused
semiconductor device
type semiconductor
area
Prior art date
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Pending
Application number
JP58130201A
Other languages
English (en)
Inventor
Katsuo Shiratori
白鳥　勝雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS6022336A publication Critical patent/JPS6022336A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/998—Input and output buffer/driver structures

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の属する技術分野］ この発明は、マスタスライス型半導体装置に関する。
［従来技術とその問題点］ 従来、大規模論理ＩＣを開発する場合には設計及び製造
工程に要する時間が膨大となってしまっていた。これを
克服する手段として素子同士の接続を行なう配線工程を
変えるだけで所望の論理機能を持つＬＳＩを開発すると
いう、マスタスライス型半導体装置が提案されている。
その例を第１図に示す。
配線の接続によシ種々の論理機能をもたせることができ
る基本セルがマトリックス状に配置されているチップ中
央部の領域１０１（コア領域）と、その周辺部にある、
チップ外部とのインターフェイス専用の回路となるＩ１
０セルを並べたＩ７６セル領域１０２とからなっている
。
論理ＩＣにおいてはＩ１０セル領域の全”１０　セＡを
使用することはなく、必要なピン数に対応してＩろセル
が使用され、従って他は空き領域となる。
このようなマスタスライス型半導体装置においてゲート
数（基本セル数）の増大に伴い、コア領域だけでは論理
機能を果せない場合もあシこのような時には、チップ面
積を大きくしなければならないトイウ問題ト、製造コス
ト、パッケージコストの増大もまねくという問題があっ
た。
［発明の目的］ 未使用のＩ／、セルに、駆動用以外の論理機能（コア領
域と同等の論理機能）を持たせるようにして、チップ面
積を有効に使用し、従来の問題を克服する事を目的とす
る。
［発明の概要］ マスタスライス型半導体装置が大規模になった場合、多
数の入出力ピンが必要となる。つまシＩ７．セル数が多
くな凱Ｉ１０セル領域が大きな面積を占る。このように
なると未使用部分の■１０セルも存在しチップ面積が大
きくなってくる。この未使用部分のＩ７．セルを有効に
使用するため未使用部分のＩ７．セルにコア領域と同等
の論理機能を持たせたことである。
［発明の効果コ マスタスライス型半導体装置面積内で、論理機能を持っ
たコア領域以外ＫＩ／、セル空き一領域でコア領域と同
等の機能を持たせることによシ、％セル空き領域を有効
に使用でき、かつコア領域の論理機能だけではたりない
場合、■んセル空き領域で実現でき、チップ面積の有効
利用となる〇［発明の実施例］ 第２図と第３図にマスタスライス型半導体装置のＩ７．
セル領域（４）拡大図と、コア領域（Ｂ）拡大図を示す
。２０１は未使用Ｉ１０セルであり、このままの状態で
はむだな空き領域となってしまうので、この空き領域を
有効に使用するため３０１のようにコア領域と同等の論
理機能を持たせて配線で接続して使用する。
このようにすることにより未使用Ｉ１０セルを有効に使
用でき、コア領域部分の論理機能だけでは果せ麦い時、
未使用Ｉ１０セルを使用することができる。
【図面の簡単な説明】
第１図は、マスタスライス型半導体装置の平面図、第２
図及び第３図はマスタスライス型半導体装置の％セル領
域及びコア領域の平面図である。 図において。 ２０２　、２０３　、３０２　、３０３・・外部とのイ
ンターフェイスに用いられる駆動用回路、 ２０１・・・未使用■ろセル、 ３０１・・・未使用％セルを用いてコア領域部分と同等
の論理機能を持たせるようにしたＩ１０セル０

Claims (1)

    【特許請求の範囲】
  1. マトリックス状に並んだ基本セル領域とその周辺ニＩ１
    ０セル領域とを有するマスタスライス型半導体装置にお
    いて、未使用のＩ７ｏセルに前記基本セルと同等の機能
    を持たせ、前記基本セル領域とこのＩ１０セルとを配線
    で接続して論理回路動作を実現したことを特徴とするマ
    スタスライス型半導体装置。
JP58130201A 1983-07-19 1983-07-19 マスタスライス型半導体装置 Pending JPS6022336A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6088173A (ja) * 1984-08-06 1985-05-17 岡田　貴憲 タオル端部の三つ折り装置
US5083181A (en) * 1987-11-27 1992-01-21 Hitachi, Ltd. Semiconductor integrated circuit device and wiring method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5844741A (ja) * 1981-09-10 1983-03-15 Fujitsu Ltd 半導体集積回路

Patent Citations (1)

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Publication number Priority date Publication date Assignee Title
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