JPH0789436B2 - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
- Publication number
- JPH0789436B2 JPH0789436B2 JP59078462A JP7846284A JPH0789436B2 JP H0789436 B2 JPH0789436 B2 JP H0789436B2 JP 59078462 A JP59078462 A JP 59078462A JP 7846284 A JP7846284 A JP 7846284A JP H0789436 B2 JPH0789436 B2 JP H0789436B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- write
- buffer
- row
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型RAM（ランダム・アクセス
・メモリ）に関するもので、例えば、リード・モディフ
ァイ・ライト機能を含むダイナミック型RAMに利用して
有効な技術に関するものである。
・メモリ）に関するもので、例えば、リード・モディフ
ァイ・ライト機能を含むダイナミック型RAMに利用して
有効な技術に関するものである。
ダイナミック型RAMにおける動作の１つとして、リード
・モディファイ・ライト機能が公知である（日経エレク
トロニクス誌、1977年４月18日号の頁65〜73参照）。
・モディファイ・ライト機能が公知である（日経エレク
トロニクス誌、1977年４月18日号の頁65〜73参照）。
従来のダイナミック型RAMにあっては、ライトイネーブ
ル信号▲▼により形成されたタイミング信号によっ
てデータ入力バッファを動作状態とするものであったた
め、例えば、上記リード・モディファイ・ライト動作に
無駄な動作時間の生じることが本願発明者の研究によっ
て明らかにされた。すなわち、リード・モディファイ・
ライト動作にあっては、先にリード動作を行うので、既
にメモリアレイは選択状態にあるにもかかわらず、ライ
トイネーブル信号▲▼がロウレベルになってからデ
ータ入力バッファが動作状態になって書込み信号の取り
込みを行うので、この動作時間が書込みサイクルに加算
されてしまうものとなる。
ル信号▲▼により形成されたタイミング信号によっ
てデータ入力バッファを動作状態とするものであったた
め、例えば、上記リード・モディファイ・ライト動作に
無駄な動作時間の生じることが本願発明者の研究によっ
て明らかにされた。すなわち、リード・モディファイ・
ライト動作にあっては、先にリード動作を行うので、既
にメモリアレイは選択状態にあるにもかかわらず、ライ
トイネーブル信号▲▼がロウレベルになってからデ
ータ入力バッファが動作状態になって書込み信号の取り
込みを行うので、この動作時間が書込みサイクルに加算
されてしまうものとなる。
この発明の目的は、簡単な構成により高速化を図ったダ
イナミック型RAMを提供することにある。
イナミック型RAMを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、デ
ータ入力バッファをロウ系のタイミング信号によって動
作状態にしておくことにより、ライトイネーブル信号の
ロウレベルにより直ちにメモリアレイへの書込みが行え
るようにするものである。
を簡単に説明すれば、下記の通りである。すなわち、デ
ータ入力バッファをロウ系のタイミング信号によって動
作状態にしておくことにより、ライトイネーブル信号の
ロウレベルにより直ちにメモリアレイへの書込みが行え
るようにするものである。
第１図には、この発明に係るダイナミック型RAMの一実
施例の要部回路図が示されている。
施例の要部回路図が示されている。
同図に示した実施例回路では、ｎチャンネルMOSFETを代
表とするIGFET（Insulated Gate Field Effect Transis
tor）を例にして説明する。
表とするIGFET（Insulated Gate Field Effect Transis
tor）を例にして説明する。
１ビットのメモリセルMCは、その代表として示されてい
るように情報記憶キャパシタCsとアドレス選択用MOSFET
Qmとからなり、論理“1",“0"の情報はキャパシタCsに
電荷が有るか無いかの形で記憶される。情報の読み出し
は、MOSFETQmをオン状態にしてキャパシタCsを共通のデ
ータ線DLにつなぎ、データ線DLの電位がキャパシタCsに
蓄積された電荷量に応じてどのような変化が起きるかを
センスすることによって行われる。
るように情報記憶キャパシタCsとアドレス選択用MOSFET
Qmとからなり、論理“1",“0"の情報はキャパシタCsに
電荷が有るか無いかの形で記憶される。情報の読み出し
は、MOSFETQmをオン状態にしてキャパシタCsを共通のデ
ータ線DLにつなぎ、データ線DLの電位がキャパシタCsに
蓄積された電荷量に応じてどのような変化が起きるかを
センスすることによって行われる。
メモリセルMCを小さく形成し、かつ共通のデータ線DLに
多くのメモリセルをつないで高集積大容量のメモリマト
リックスにしてあるため、上記キャパシタCsと、共通の
データ線DLの浮遊容量Co（図示せず）との関係は、Cs/C
oの比が非常に小さな値になる。したがって、上記キャ
パシタCsに蓄積された電荷量によるデータ線DLの電位変
化は、非常に微小な信号となっている。このような微小
な信号を検出するための基準としてダミーセルDCが設け
られている。このダミーセルDCは、そのキャパシタCdの
容量値がメモリセルMCのキャパシタCsのほゞ半分である
ことを除き、メモリセルMCと同じ製造条件、同じ設計定
数で作られている。キャパシタCdは、アドレッシングに
先立って、MOSFETQd′によって接地電位に充電される。
多くのメモリセルをつないで高集積大容量のメモリマト
リックスにしてあるため、上記キャパシタCsと、共通の
データ線DLの浮遊容量Co（図示せず）との関係は、Cs/C
oの比が非常に小さな値になる。したがって、上記キャ
パシタCsに蓄積された電荷量によるデータ線DLの電位変
化は、非常に微小な信号となっている。このような微小
な信号を検出するための基準としてダミーセルDCが設け
られている。このダミーセルDCは、そのキャパシタCdの
容量値がメモリセルMCのキャパシタCsのほゞ半分である
ことを除き、メモリセルMCと同じ製造条件、同じ設計定
数で作られている。キャパシタCdは、アドレッシングに
先立って、MOSFETQd′によって接地電位に充電される。
上記のように、キャパシタCdは、キャパシタCsの約半分
の容量値に設定されているので、メモリセルMCからの読
み出し信号のほゞ半分に等しい基準電圧を形成すること
になる。
の容量値に設定されているので、メモリセルMCからの読
み出し信号のほゞ半分に等しい基準電圧を形成すること
になる。
同図においてSAは、上記アドレッシングにより生じるこ
のような電位変化の差を、タイミング信号（センスアン
プ制御信号）φpa1，φpa2で決まるセンス期間に拡大す
るセンスアンプであり（その動作は後述する）、１対の
平行に配置された相補データ線DL,▲▼にその入出
力ノードが結合されている。相補データ線DL,▲▼
に結合されるメモリセルの数は、検出精度を上げるため
等しくされ、相補データ線DL,▲▼のそれぞれに１
個ずつのダミーセルが結合されている。また、各メモリ
セルMCは、１本のワード線WLと相補データ線の一方との
交叉点において結合される。各ワード線WLは双方のデー
タ線対と交差しているので、ワード線WLに生じる雑音成
分が静電結合によりデータ線にのっても、その雑音成分
が双方のデータ線対DL,▲▼に等しく現れ、差動型
のセンスアンプSAによって相殺される。
のような電位変化の差を、タイミング信号（センスアン
プ制御信号）φpa1，φpa2で決まるセンス期間に拡大す
るセンスアンプであり（その動作は後述する）、１対の
平行に配置された相補データ線DL,▲▼にその入出
力ノードが結合されている。相補データ線DL,▲▼
に結合されるメモリセルの数は、検出精度を上げるため
等しくされ、相補データ線DL,▲▼のそれぞれに１
個ずつのダミーセルが結合されている。また、各メモリ
セルMCは、１本のワード線WLと相補データ線の一方との
交叉点において結合される。各ワード線WLは双方のデー
タ線対と交差しているので、ワード線WLに生じる雑音成
分が静電結合によりデータ線にのっても、その雑音成分
が双方のデータ線対DL,▲▼に等しく現れ、差動型
のセンスアンプSAによって相殺される。
上記のアドレッシングにおいて、相補データ線DL,▲
▼の一方に結合されたメモリセルMCが選択された場
合、他方のデータ線には必ずダミーセルDCが結合される
ように一対のダミーワード線DWL,▲▼の一方が選
択される。
▼の一方に結合されたメモリセルMCが選択された場
合、他方のデータ線には必ずダミーセルDCが結合される
ように一対のダミーワード線DWL,▲▼の一方が選
択される。
上記センスアンプSAは、一対の交差結線されたMOSFETQ
1,Q2を有し、これらの正帰還作用により、相補データ線
DL,▲▼に現れた微小な信号を差動的に増幅する。
この正帰還動作は、２段回に分けておこなわれ比較的小
さいコンダクタン特性にされたMOSFETQ7が比較的早いタ
イミング信号φpa1によって導通し始めると同時に開始
され、アドレッシングによって相補データ線DL,▲
▼に与えられた電位差に基づき高い方のデータ線電位は
遅い速度で、低い方のそれは速い速度で共にその差が広
がりながら下降していく。この時、上記差電位がある程
度大きくなったタイミングで比較的大きいコンダクタン
ス特性にされたMOSFETQ8がタイミング信号φpa2によっ
て導通するので、上記低い方のデータ線電位が急速に低
下する。このように２段階にわけてセンスアンプSAの動
作を行わせることによって、上記高い方の電位落ち込み
を防止する。こうして低い方の電位が交差結合MOSFETの
しきい値電圧以下に低下したとき正帰還動作が終了し、
高い方の電位の下降は電源電圧Ｖccより低く上記しきい
値電圧より高い電位に留まるとともに、低い方の電位は
最終的に接地電位（0V）に到達する。
1,Q2を有し、これらの正帰還作用により、相補データ線
DL,▲▼に現れた微小な信号を差動的に増幅する。
この正帰還動作は、２段回に分けておこなわれ比較的小
さいコンダクタン特性にされたMOSFETQ7が比較的早いタ
イミング信号φpa1によって導通し始めると同時に開始
され、アドレッシングによって相補データ線DL,▲
▼に与えられた電位差に基づき高い方のデータ線電位は
遅い速度で、低い方のそれは速い速度で共にその差が広
がりながら下降していく。この時、上記差電位がある程
度大きくなったタイミングで比較的大きいコンダクタン
ス特性にされたMOSFETQ8がタイミング信号φpa2によっ
て導通するので、上記低い方のデータ線電位が急速に低
下する。このように２段階にわけてセンスアンプSAの動
作を行わせることによって、上記高い方の電位落ち込み
を防止する。こうして低い方の電位が交差結合MOSFETの
しきい値電圧以下に低下したとき正帰還動作が終了し、
高い方の電位の下降は電源電圧Ｖccより低く上記しきい
値電圧より高い電位に留まるとともに、低い方の電位は
最終的に接地電位（0V）に到達する。
上記のアドレッシングの際、一旦破壊されかかったメモ
リセルMCの記憶情報は、このセンス動作によって得られ
たハイレベル若しくはロウレベルの電位をそのまま受け
取ることによって回復する。しかしながら、前述のよう
にハイレベルが電源電圧Ｖccに対して一定以上落ち込む
と、何回かの読み出し、再書込みを繰り返しているうち
に論理“0"として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアクティブ
リストア回路ARである。このアクティブリストア回路AR
は、ロウレベルの信号に対して何ら影響を与えずハイレ
ベルの信号にのみ選択的に電源電圧Ｖccの電位にブース
トする働きがある。
リセルMCの記憶情報は、このセンス動作によって得られ
たハイレベル若しくはロウレベルの電位をそのまま受け
取ることによって回復する。しかしながら、前述のよう
にハイレベルが電源電圧Ｖccに対して一定以上落ち込む
と、何回かの読み出し、再書込みを繰り返しているうち
に論理“0"として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアクティブ
リストア回路ARである。このアクティブリストア回路AR
は、ロウレベルの信号に対して何ら影響を与えずハイレ
ベルの信号にのみ選択的に電源電圧Ｖccの電位にブース
トする働きがある。
同図において代表として示されているデータ線対DL,▲
▼は、カラムスイッチCWを構成するMOSFETQ3,Q4を
介してコモン相補データ線対CDL,▲▼に接続され
る。他の代表として示されているデータ線対についても
同様なMOSFETQ5,Q6を介してコモン相補データ線対CDL,
▲▼に接続される。このコモン相補データ線対CD
L,▲▼には、出力アンプを含むデータ出力バッフ
ァDOBの入力端子とデータ入力バッファDIBの出力端子に
接続される。特に制限されないが、この実施例では、デ
ータ入力バッファDIBは、タイミング信号φinにより動
作状態となる入力バッファと、この出力信号を受けてコ
モン相補データ線CDL,▲▼の駆動信号を形成する
駆動回路と、この駆動出力をライトイネーブル信号▲
▼により形成されたタイミング信号（図示せず）によ
り上記駆動出力信号をコモン相補データ線CDL,▲
▼に伝えるゲート回路とにより構成される。
▼は、カラムスイッチCWを構成するMOSFETQ3,Q4を
介してコモン相補データ線対CDL,▲▼に接続され
る。他の代表として示されているデータ線対についても
同様なMOSFETQ5,Q6を介してコモン相補データ線対CDL,
▲▼に接続される。このコモン相補データ線対CD
L,▲▼には、出力アンプを含むデータ出力バッフ
ァDOBの入力端子とデータ入力バッファDIBの出力端子に
接続される。特に制限されないが、この実施例では、デ
ータ入力バッファDIBは、タイミング信号φinにより動
作状態となる入力バッファと、この出力信号を受けてコ
モン相補データ線CDL,▲▼の駆動信号を形成する
駆動回路と、この駆動出力をライトイネーブル信号▲
▼により形成されたタイミング信号（図示せず）によ
り上記駆動出力信号をコモン相補データ線CDL,▲
▼に伝えるゲート回路とにより構成される。
ロウデコーダ及びカラムデコーダR,C-DCRは、アドレス
バッファADBで加工形成された内部相補アドレス信号を
受けて、１本のワード線及びダミーワード線並びにカラ
ムスイッチ選択信号を形成してメモリセル及びダミーセ
ルのアドレッシングを行う。すなわち、アドレスバッフ
ァADBは、印加された外部アドレス信号AX0〜AXiに従っ
た内部相補アドレス信号を加工形成し、ロウアドレスス
トローブ信号▲▼により形成されたタイミング信
号φarに同期して内部相補アドレス信号をロウデコーダ
Ｒ−DCRに送出する。ロウデコーダＲ−DCRは、この内部
相補アドレス信号とワード線選択タイミング信号φｘと
を受けて、所定のワード線及びダミーワード線の選択動
作を行う。また、アドレスバッファADBは、印加された
外部アドレス信号AY0〜AYiに従った内部相補アドレス信
号を加工形成し、カラムアドレスストローブ信号▲
▼により形成されたタイミング信号φacに同期して、
それをカラムデコーダＣ−DCRに送出する。カラムデコ
ーダＣ−DCRは、この内部相補アドレス信号と、データ
線選択タイミング信号φｙとを受けてデータ線の選択動
作を行う。
バッファADBで加工形成された内部相補アドレス信号を
受けて、１本のワード線及びダミーワード線並びにカラ
ムスイッチ選択信号を形成してメモリセル及びダミーセ
ルのアドレッシングを行う。すなわち、アドレスバッフ
ァADBは、印加された外部アドレス信号AX0〜AXiに従っ
た内部相補アドレス信号を加工形成し、ロウアドレスス
トローブ信号▲▼により形成されたタイミング信
号φarに同期して内部相補アドレス信号をロウデコーダ
Ｒ−DCRに送出する。ロウデコーダＲ−DCRは、この内部
相補アドレス信号とワード線選択タイミング信号φｘと
を受けて、所定のワード線及びダミーワード線の選択動
作を行う。また、アドレスバッファADBは、印加された
外部アドレス信号AY0〜AYiに従った内部相補アドレス信
号を加工形成し、カラムアドレスストローブ信号▲
▼により形成されたタイミング信号φacに同期して、
それをカラムデコーダＣ−DCRに送出する。カラムデコ
ーダＣ−DCRは、この内部相補アドレス信号と、データ
線選択タイミング信号φｙとを受けてデータ線の選択動
作を行う。
タイミング発生回路TGは、特に制限されないが、外部端
子からそれぞれ供給されたロウアドレスストローブ信号
▲▼，カラムアドレスストローブ信号▲▼
及びライトイネーブル信号▲▼を受けて上記動作に
必要な各種タイミング信号を形成する。
子からそれぞれ供給されたロウアドレスストローブ信号
▲▼，カラムアドレスストローブ信号▲▼
及びライトイネーブル信号▲▼を受けて上記動作に
必要な各種タイミング信号を形成する。
次に、この実施例のダイナミック型RAMにおけるリード
・モディファイ・ライト動作を第２図に示したタイミン
グ図に従って説明する。
・モディファイ・ライト動作を第２図に示したタイミン
グ図に従って説明する。
供給されたアドレス信号Aiは、ロウアドレスストローブ
信号▲▼のロウレベルの変化に同期して、ロウ系
アドレス信号AX（AX0〜AXi）として取り込まれ、上記ロ
ウアドレスデコーダＲ−DCRに伝えられる。これによ
り、アドレス信号Aiによって指示されたワード線の選択
動作が行われる。
信号▲▼のロウレベルの変化に同期して、ロウ系
アドレス信号AX（AX0〜AXi）として取り込まれ、上記ロ
ウアドレスデコーダＲ−DCRに伝えられる。これによ
り、アドレス信号Aiによって指示されたワード線の選択
動作が行われる。
そして、次に供給されたアドレス信号Aiは、カラムアド
レスストローブ信号▲▼に同期して、カラム系ア
ドレス信号AY（AY0〜AYi）として取り込まれ、上記カラ
ムアドレスデコーダＣ−DCRに伝えられる。これによ
り、データ線の選択動作が行われる。
レスストローブ信号▲▼に同期して、カラム系ア
ドレス信号AY（AY0〜AYi）として取り込まれ、上記カラ
ムアドレスデコーダＣ−DCRに伝えられる。これによ
り、データ線の選択動作が行われる。
この実施例では、上記ロウアドレスストローブ信号▲
▼のロウレベルにより形成されたロウ系タイミング
信号、例えば、ロウアドレスバッファの動作タイミング
信号φarと同じタイミング信号によって形成されたタイ
ミング信号φinをハイレベルにして、データ入力バッフ
ァDIBを構成する入力回路を動作状態にして置くもので
ある。
▼のロウレベルにより形成されたロウ系タイミング
信号、例えば、ロウアドレスバッファの動作タイミング
信号φarと同じタイミング信号によって形成されたタイ
ミング信号φinをハイレベルにして、データ入力バッフ
ァDIBを構成する入力回路を動作状態にして置くもので
ある。
上記メモリアレイMARYのアドレッシングによって選択さ
れたメモリセルの読み出し信号は、カラム系タイミング
信号によって形成されたタイミング信号φopのハイレベ
ルによりデータ出力バッファDOBが動作状態なって出力
端子から送出される。このような読み出し動作が終了し
た後、ライトイネーブル信号▲▼がロウレベルにさ
れると、このライトイネーブル信号▲▼のロウレベ
ルとともに形成されるタイミング信号によって、上記デ
ータ入力バッファDIBにより既に形成された駆動信号が
コモン相補データ線CDL,▲▼に伝えられるので、
上記選択状態のメモリセルに直ちに書込みが行われる。
れたメモリセルの読み出し信号は、カラム系タイミング
信号によって形成されたタイミング信号φopのハイレベ
ルによりデータ出力バッファDOBが動作状態なって出力
端子から送出される。このような読み出し動作が終了し
た後、ライトイネーブル信号▲▼がロウレベルにさ
れると、このライトイネーブル信号▲▼のロウレベ
ルとともに形成されるタイミング信号によって、上記デ
ータ入力バッファDIBにより既に形成された駆動信号が
コモン相補データ線CDL,▲▼に伝えられるので、
上記選択状態のメモリセルに直ちに書込みが行われる。
（１） データ入力バッファをロウ系タイミング信号に
よって動作状態にして置くとともに、ライトイネーブル
信号のロウレベルに同期して、既に形成された書込み駆
動信号を直ちにメモリアレイに書込むことができる。し
だがって、ライトイネーブル信号がロウレベルになって
からデータ入力バッファの動作を開始して、その取り込
みを行うものに比べて、このデータ入力バッファにおけ
る信号遅延時間を実質的に無くすことができる。このこ
とより、読み出し動作後の書込み動作を高速に行うこと
ができるという効果が得られる。
よって動作状態にして置くとともに、ライトイネーブル
信号のロウレベルに同期して、既に形成された書込み駆
動信号を直ちにメモリアレイに書込むことができる。し
だがって、ライトイネーブル信号がロウレベルになって
からデータ入力バッファの動作を開始して、その取り込
みを行うものに比べて、このデータ入力バッファにおけ
る信号遅延時間を実質的に無くすことができる。このこ
とより、読み出し動作後の書込み動作を高速に行うこと
ができるという効果が得られる。
（２） 上記（１）により、複数個のメモリアレイMARY
を同時にアドレッシングしておいて、各メモリアレイに
対して複数ビットの信号をシリアルに書込み又は読み出
し動作を行うニブルモード，バイトモード等において
は、１度のアドレス設定により複数ビットの書込み又は
読み出しを行うものであるので、この発明の適用によっ
て上記遅延時間を無くすことができるから、全体として
大幅な動作時間の短縮化、言い換えるならば、動作の高
速化を図ることができるという効果が得られる。
を同時にアドレッシングしておいて、各メモリアレイに
対して複数ビットの信号をシリアルに書込み又は読み出
し動作を行うニブルモード，バイトモード等において
は、１度のアドレス設定により複数ビットの書込み又は
読み出しを行うものであるので、この発明の適用によっ
て上記遅延時間を無くすことができるから、全体として
大幅な動作時間の短縮化、言い換えるならば、動作の高
速化を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、データ入力バ
ッファを動作状態にするタイミング信号φinは、必ずし
もロウアドレス信号と同じタイミング信号である必要は
なく、遅くともリード・モディファイ・ライト動作にお
けるライトイネーブル信号▲▼がロウレベルになる
とき、既に書込み駆動信号を形成することのできるよう
なロウ系タイミング信号を利用するものであれば何であ
ってもよい。また、アドレスバッファ、アドレスデコー
ダ及びデータ入力バッファ，データ出力バッファ等のよ
うな周辺回路の具体的回路構成は、種々の実施形態を採
るとこができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、データ入力バ
ッファを動作状態にするタイミング信号φinは、必ずし
もロウアドレス信号と同じタイミング信号である必要は
なく、遅くともリード・モディファイ・ライト動作にお
けるライトイネーブル信号▲▼がロウレベルになる
とき、既に書込み駆動信号を形成することのできるよう
なロウ系タイミング信号を利用するものであれば何であ
ってもよい。また、アドレスバッファ、アドレスデコー
ダ及びデータ入力バッファ，データ出力バッファ等のよ
うな周辺回路の具体的回路構成は、種々の実施形態を採
るとこができるものである。
この発明は、アドレスストローブ信号を用いて外部アド
レス信号を多重化して供給するダイナミック型RAMに広
く利用できるものである。
レス信号を多重化して供給するダイナミック型RAMに広
く利用できるものである。
第１図は、この発明が適用されるダイナミック型RAMの
一実施例を示す回路図、 第２図は、そのリード・モディファイ・ライト動作の一
例を示すタイミング図である。 MC……メモリセル、DC……ダミーセル、CW……カラムス
イッチ、SA……センスアンプ、AR……アクティブリスト
ア回路、RC-DCR……ロウ／カラムデコーダ、ADB……ア
ドレスバッファ、DOB……データ出力バッファ、DIB……
データ入力バッファ、TG……タイミング発生回路
一実施例を示す回路図、 第２図は、そのリード・モディファイ・ライト動作の一
例を示すタイミング図である。 MC……メモリセル、DC……ダミーセル、CW……カラムス
イッチ、SA……センスアンプ、AR……アクティブリスト
ア回路、RC-DCR……ロウ／カラムデコーダ、ADB……ア
ドレスバッファ、DOB……データ出力バッファ、DIB……
データ入力バッファ、TG……タイミング発生回路
Claims (1)
- 【請求項１】多重化して供給された外部アドレス信号を
ロウアドレスストローブ信号とカラムアドレスストロー
ブ信号とにそれぞれ同期して取り込むロウアドレスバッ
ファ及びカラムアドレスバッファと、 かかるロウアドレスバッファとカラムアドレスバッファ
により取り込まれたアドレス信号により情報記憶用キャ
パシタとアドレス選択用MOSFETからなるダイナミック型
メモリセルがマトリックス配置されてなるメモリアレイ
の選択信号を形成するアドレス選択回路と、 上記ロウアドレスストローブ信号に基づいて形成された
ロウ系のタイミング信号によりその動作を開始してリー
ド・モディファイ・ライト動作時におけるライトイネー
ブル信号がアクティブレベルになるまでデータ入力端子
から供給された書き込み信号の取り込みが可能とされた
入力バッファと、かかる入力バッファにより取り込まれ
た書き込み信号を受けて書き込み用駆動信号を形成する
駆動回路及びライトイネーブル信号のアクティブレベル
への変化に同期して上記駆動回路より形成された駆動信
号を上記メモリアレイに伝えるゲート回路からなるデー
タ入力バッファとを含むことを特徴とするダイナミック
型RAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078462A JPH0789436B2 (ja) | 1984-04-20 | 1984-04-20 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078462A JPH0789436B2 (ja) | 1984-04-20 | 1984-04-20 | ダイナミツク型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224190A JPS60224190A (ja) | 1985-11-08 |
| JPH0789436B2 true JPH0789436B2 (ja) | 1995-09-27 |
Family
ID=13662689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078462A Expired - Lifetime JPH0789436B2 (ja) | 1984-04-20 | 1984-04-20 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789436B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2925600B2 (ja) * | 1989-11-07 | 1999-07-28 | 富士通株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4239991A (en) * | 1978-09-07 | 1980-12-16 | Texas Instruments Incorporated | Clock voltage generator for semiconductor memory |
-
1984
- 1984-04-20 JP JP59078462A patent/JPH0789436B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60224190A (ja) | 1985-11-08 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |