JPS60225982A

JPS60225982A - ３重系におけるクロツクパルス同期装置

Info

Publication number: JPS60225982A
Application number: JP59082749A
Authority: JP
Inventors: Takeshi Akita; 秋田　雄志; Hideo Nakamura; 英夫中村; Yoshio Sasajima; 笹島　喜雄; Kazuo Shiozawa; 塩沢　一雄; Takeshi Kawaguchi; 剛川口
Original assignee: JAPANESE NATIONAL RAILWAYS<JNR>; Nippon Signal Co Ltd; Japan National Railways; Nippon Kokuyu Tetsudo
Current assignee: JAPANESE NATIONAL RAILWAYS<JNR>; Nippon Signal Co Ltd; Japan National Railways; Nippon Kokuyu Tetsudo
Priority date: 1984-04-24
Filing date: 1984-04-24
Publication date: 1985-11-11
Also published as: JPH0430605B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３．１　技術分野この発明は、３重系システムにおいて、各県のクロック
パルス（以下、単にクロックという）を同期させて、各
県の論理部に供給するためのクロック同期装置に関する
ものである。

３．２　従来技術従来の３重系におけるクロック同期装置においては、一
つの系の電源が遮断された場合など、その系のクロック
が発振停止になると、残る二つの系のクロックのデユー
ティ比が変化し、安定したデユーティ比のクロックが得
られない欠点があった。また、一つの系の同期回路の故
障などにより、その系の多数決クロックに「割れ」が生
じて、後段の論理部に悪影響を及ぼす欠点もあった。

３．３　第１発明の目的とその達成手段この発明は、上
記の欠点を排除することを第一の目的とする。

上記目的をを達成するため、この発明は、従来の各県の
クロック同期回路の出力に、多数決結果の出力波形のエ
ツジを用いて、一定幅のりＯツク波形を再生して出力す
る補正部を設け、その出力を後段の論理部に供給するよ
うにしたものである。

３．４　第１発明の実施例次に、この発明の一実施例を、第１図ないし第４図に基
いて説明する。

３重系を構成する各県Ａ、Ｂ、Ｃは、後述されるような
同一構成のクロック同期部　３ａ。

Ｓｂ　、Ｓｃを有する。各クロック同期部は、系ごとに
備えられている図外のクロック発生回路から、同一周波
数であることを要求される原クロック　ｏｃｐ五、　０
Ｑｐ２　、０Ｃｐ３を印加され、同様の作用によりクロ
ックの同期化を行ない、それぞれ同一周波数の多数決ク
ロック　ＩｊＣＩ）ｔ　。

ｍｊｏｐ２．１ｌｌｊｃｌ）３を出力する。従って、こ
こでは、第１系へのクロック同期部３ａについて代表的
に説明する。

りＤツク同期８ＩＩｓａは第２図に示されているように
、自系の原クロック　ｏｃｐ　、を印加されて歩進する
プリセット可能な分周用カウンタ１と、このカウンタか
らの分周クロック　ｄｃｐ　、　。

他の二つの系の同様のカウンタからの分局クロック　ｄ
ｃｐ　２．　ｄｃｐ　３を入力される多数決回路２と、
自系の分周クロック　ｄｃｐ　、を多数決回路２からの
多数決クロック　１ＩｌｊｃＩ）ｔと出力の先後関係に
ついて比較して自系が進み系、中間系、遅れ系のいずれ
であるかを判断して、比較結果に従って前記カウンタ１
を制御するカウンタ制御回路３とから構成されている。

そして、各県のクロック同期部から出力される多数決ク
ロック１ｌｌｊＣｐ１〜３は、この発明に基いて各クロ
ック同期部の後段に設けられた補正部Ｃａ　、Ｃｂ　、
Ｃｃに入力される。

上記構成において、いずれの系の分局カウンタも故障が
ない場合の作用を説明すると、原クロック　ｏｃｐ　１
の印加により分周カウンタ１が歩進されて分周クロック
ｄｃｐｌを出力している場合、すなわち、第２，３系の
分周りＯツクｄｃｐ　２．　ｄｃｐ　３がいずれも出力
されていない場合（この場合の第１系を進み系という。

）は、カウンタ制御回路３を構成するインバータ４とオ
アゲート５により多数決クロック　ｌ１ｊＣｌ）ｔが出
力されるまで、すなわち、第２，３系のいずれかから分
周クロックが出力されるまで、イネーブル信号Ｓ！を消
去して、カウンタ１の歩進を停止させる。

これに対して、分周クロック　ｄｃｐ　１の出力と同時
に多数決回路２が多数決クロック１ｌｌｊｃｐｔを出力
した場合、すなわち、第１系の分周クロックの出力前に
第２系、又は第３系のいずれか一方が、分周クロックを
出力している場合（この場合の第１系を中門系という。

）は、イネーブル信号Ｓ１の入力が持続されるので、カ
ウンタ１は計数を続行する。

また、第１系の分周りＯツク　ｄｃｐ　１の出力の前に
、第２系と第３系の分周クロックが出力されて多数決ク
ロック　ｌｌ１ｊＣｐ１が出力された場合（この場合の
第１系を遅れ系という。）は、カウンタ制御回路３を構
成するアンドゲート６がアンド条件を充足されて、ロー
ド信＠Ｓ２を出力し、これをカウンタ１に与えてこのロ
ード信号によりプリセットデータ　Ｓ３をカウンタにセ
ットして、カウンタから分周クロックｄｃｐ　１を出力
させる。

第２系、第３系のクロック同期部Ｓｂ　、　Ｓｃも上述
と同様の作用をする。従って、いま、各分周カウンタが
１６分周カウンタ、第１系を進み系、第２系を中間系、
第３系を遅れ系であると仮定した場合の各県の作用をタ
イムチャートで示すと、第３図のようになり、第１系の
分周カウンタは分周クロック　ｄｃｐ　１の立上りによ
リイネーブル信号Ｓ１が消滅するため、カウント値″゛
８″の次の歩進を、第２系の分周クロックｄｃｐ　２の
出力によって多数決クロック２が出力されるまで停止さ
れ、第３系の分周カウンタは、すでに第１系と第２系の
分周クロックｄｃｐ　ｓ　、　ｄｃｐ　３の出力により
ロード信号Ｓ２が出力されたため、プリセットデータが
セットされて、そのまま歩進させれば破線の位置で分周
クロックｄｃｐ　３を出力すべきところを、ロード信号
Ｓ２の立ち下がり時に強制的に分周クロックｄｃｐ　３
を出力することどなる。第１系の分周カウンタ１は第２
系の分周クロックの出力によりイネーブル信号Ｓ１が再
び立上がった後の原クロックにより再度歩進を続行され
る。

こうして、３重系の分周クロック　ｄｃｐ　、　。

ｄｃｐ　２．　ｄｃｐ　３は同期がとられ、各県で得ら
れる多数決りＯツクは常に周期が一定のクロックとなる
。

ところが、以上までの構成によれば、いずれかの系に故
障が生じて分周クロックが出力しなくなった場合には、
上述したように、デユーティ比が変化する。すなわち、
第４図は、第３系の電源が途中で遮断した場合における
各パルスの波形を示すタイムチャートであるが、時間的
境界線ＴＬの左側は、上記各同期部Ｓａ　、　Ｓｂ　。

ＳＣが正常である状態を、右側は異常状態を示しており
、多数決クロックの波形から判るように、第３系の電源
が遮断したときは、多数決クロックｍｊｃｐｌのデユー
ティが乱れている。

この発明は、上述された従来のクロック同期部Ｓａ　、
Ｓｂ　、Ｓｃに、それぞれ補正部Ｑａ。

Ｃｂ　、Ｃｃを付加してなるものである。

いずれの補正部の構成も同一であるので、第１系の補正
部Ｃａについて、第２図に基いて説明すると、補正部Ｃ
ａは前記多数決結果すなわち、多数決クロック　１ｊＯ
Ｄｔを入力してその片側のエツジを用いて一定幅のパル
スを発生する手段７と、前記多数決出力を前記一定幅パ
ルス発生手段７に受け入れるタイミングを規制するゲー
ト手段８とからなっている。

そして、第２図の例では、一定幅パルス発生手段７は多
数決クロックの片側のエツジでセットされて反転出力す
るフリップ７０ツブ９とその７リツプフロツプの出力を
一定時間遅延させて出力する遅延素子１０とで構成され
ている。

このフリップフロップの出力　ＣＣｐは一つにはこの同
期装置の目的とする論理部Ｌａに与えられ、二つには遅
延素子１ｏに与えられる。遅延素子はフリップ７０ツブ
出力　ＣＣｐを所定時間遅延させて出力し、その遅延出
力ｄｐを前記フリップフロップ９にリセット入力として
与えるとともに、ゲート手段８に多数決出力を一定幅パ
ルス発生手段７の受け入れるタイミングを規定する信号
として入力する。

補正部Ｃａの上記構成により、クロック同期部Ｓａより
今、多数決クロック　ＩＩＩＪＣｌｌｔがゲート手段８
を経て一定幅パルス発生手段７のフリップフロップ９に
入力すると、このフリップフロップがセットされ、その
反転出力（Ｑ　）　ｃａｐが低レベルになる。この出力
　ｃｃｐのレベル低下時点より遅延素子１ｏによる所定
の遅延時間を経過後に遅延出力　ｄｐも低レベルになる
ため、フリップ７０ツブ９がリセットされ、従ってフリ
ップフロップ９の出力ｃｃｐが高レベルになる。

さらに、この出力のレベル上昇時点より遅延素子による
所定時１経過後に遅延出力ｄｐも高レベルになる。そし
て、この高レベルの遅延出力ｄｐにより、ゲート手段８
は多数決クロック＋１１ｊＯｐ！の入力を出力可能な状
態にする。

このゲート手段は、正常な多数決クロック＋１１ｊＣ１
）ｘが出力されたときに出力可能な状態になっているこ
とが必要であるから、多数決りロックの周期をＴとする
と、遅延素子１ｏの遅延時間ｔは、Ｔ／２よりもわずか
に、すなわち、遅延出力ｄｐによりゲート手段８及びフ
リップフロップ９がセット可能になるための時間だけ小
さくなければならない。

高レベルの遅延出力ｄｐによりゲート手段８が出力可能
な状態になった後、多数決クロックｆｆ１ｊｃｌ）　ｔ
が入力するため、フリップフロップ９が再びセットされ
、その出力ｃａｐが低レベルになる。多数決クロックの
周期Ｔは一定であり、かつ、遅延時間ｔも一定であるか
ら、補正部Ｃａの出力するクロックパルスｃａｐはデユ
ーティ比も一定となり、これが論理部（−ａに供給され
る。

上記のように、この発明は、多数決出力のエツジを用い
て所定の時間幅を有するクロックｃｃｐを再生し、これ
を後段の論理部Ｌａ　、　Ｌｂ　。

ｌｃに供給するものであるが、パルス幅は、例えば、遅
延素子の時定数により規定することができるので、多数
決クロックのパルス幅（デユーティ）の変化に無関係に
、安定したデユーティのクロックが得られる。第４図の
境界線Ｔ　Ｉ−より右側の部分は、一つの系の電源遮断
時に多数決クロック１ｌｊＣＤ　ｔのデユーティが乱れ
るのに対して、補正部出力ｃｃｐの波形はデューティ部
分の−で、安定していることを示している。

また、第５図の上半部は、上記同期部のみの構成による
場合に多数決クロックに割れＳＤ　ｔ　。

ＳＯｚが生じる不具合の一例を示している。この発明に
よれば、上述ように、ゲート８を設けることにより、多
数決出力のエツジを受け入れるタイミングを規制できる
ため、上記多数決クロックの割れによる悪影響を防止す
ることができる。すなわち、三基の分周クロックｄｃｐ
１　。

ｄｃｐ　２．　、ｄｃｐ　３が一例として、第５図に示
すような場合は、多数決クロックｇ＋ｊｃｐの波形の前
後に割れＳＤ　Ｉ、　３１）２が発生するが、上記補正
部Ｃａのゲートにより割れＳＯｓの後のエツジｒｅｌは
、すでに補正部出力　ｃｃｐが出力中のところに再出力
するため、重畳され、結果的に割れＳＦＩ　１が発生し
なかったのと同じになる。

また、割れＳＤ２の後のエツジｒｅ　２は、遅延素子出
力ｄｐが低レベルであるため、ゲート８によりカットさ
れ、無視される。

３．５　第２発明の目的とその達成手段論理部の処理内
容によっては、高速なりロックパルスが要求される場合
がある。上記のような分周カウンタ、多数決回路、及び
カウンタ制御回路を有する同期部を用いる同期装置にお
いて、高速なりロックが要求された場合に、同期部が高
速な素子を要求されて、分周不可能、同期化不可能な場
合がある。

この発明は、上記のように同期部に補正部を付加してな
る同期部−において所要の高速クロックパルスが得られ
るようにすることを第２の目的とする。

この目的を達成するためには、第６図に例示するように
、この発明に係る補正部Ｃαの後段に倍周部Ｍαを結合
すればよい。

３．６　第２発明の実施例この倍周部Ｍαは、前記補正部の出力ｃｃｐを所定時間
遅延させる手段１１と、その第１遅延遅延出力ｄｐ　ｓ
　と前記補正部出力ｃｃｐの排他的論理和をとるゲート
手段１２とからなり、これにより、第７図に示すように
、補正部出力ｃｃｐに対して倍周されたクロック　ｍｃ
ｃｐをゲート手段１２より出力している。また、前記第
１遅延出力　ｄｐｌをさらに所定時間遅延させる手段１
０により遅延させて、その第２遅延出力ｄｐ２を７リツ
プフＯツブ９及びゲート手段８に入力するようにしてい
る。

３．７　本発明の効果以上のように、第１発明によるクロック同期装置は、各
県に原クロツクパルスを分周する力ウンタを設け、その
分周カウンタの出力する分周クロックパルスを全系の分
周クロックパルスの多数決結果と比較し、その比較結果
に従って自系の分周カウンタの値を制御することによっ
て３重系のクロックパルスの同期化を行なう装置におい
て、各基に、前記多数決結果の出力波形のエツジを用い
て一定のゲート幅内において一定幅のクロックパルスを
再生して論理部に供給する補正部を設けたものであるか
ら、一つの系の異常により多数決出力にデユーティの変
化が生じても論理部には安定したデユーティのクロック
が与えられ、また、多数決クロックに割れが生じても、
それによる影響が防止される効果が得られる。

さらに、第２発明によれば、第１発明による補正部出力
とその所定時間遅延させた出力との排他的論理和をとっ
て論理部へのクロックパルスとしているので、遅延素子
の時定数を設定することにより、所望の高速のクロック
パルスを得ることができる。

【図面の簡単な説明】

図面は、この発明の一実施例を示すものであり、第１図
は３重系のクロック系統を示すブロック図、第２図は代
表的に第１系の同期装置の構成例を示すブロック図、第
３図は３重系のクロックの同期化が行なわれる１態様を
示すタイムチャート、第４図は１系に異常が発生した状
態及びこの発明の作用の一つを示すタイムチャート、第
５図はこの発明の他の作用を説明するタイムチャートで
ある。第６図は、この発明をさらに発展した場合の補正部の構
成を示すブロック図、第７図は同補正部の作用を説明す
るタイムチャートである。Ａ、Ｂ、Ｃ・・・系Ｓａ　、Ｓｂ　、Ｓｃ・・・クロック同期部ｏｃｐ　１
〜ｏｃｐ　３・・・原クロックｄｃｐ　１〜ｄｃｐ　３
・・・分周クロック１１１ｊＣＩ）ｔ〜ｌ１ｊＣｐ３・
・・多数決クロックド・・分周カウンタ２・・・多数決回路３・・・カウンタ制御回路Ｃａ　、　Ｃｂ　、　ＣＣ−・・補正部７・・・一定幅
パルス発生手段８・・・ゲート手段９・・・フリップフロップ１０・・・遅延素子ｌａ　、　ｌｂ　、　１０　・・・論理部Ｍα・・・倍
周部１１・・・所定時間遅延させる手段１２・・・ゲート手段ｄＤｌ・・・第１遅延出力ｄＤｚ・・・第２遅延出力ｍｃｃｐ・・・倍周されたクロック特許出願人　日本国有鉄道同　日本信号株式会社第３図第１図第６図第７図ｃｃｐ第４図第５図

Claims

【特許請求の範囲】

（１）各県に原クロツクパルスを分周するカウンタを設
け、その分周カウンタの出力する分周クロックパルスを
全系の分周クロックパルスの多数決結果と比較し、その
比較結果に従って自系の分周カウンタの値を制御するこ
とによって３重系のクロックパルスの同期化を行なう装
置にお、いて、各県に、前記多数決結果を入力してそのエツジを用いて
一定幅のクロックパルスを発生する手段と、その一定幅
クロックパルス発生手段の出力パルスにより前記多数決
結果の一定幅クロックパルス発生手段への入力タイミン
グを規定するゲート手段とからなる補正部を設けて、前
記一定幅クロックパルスを論理部に供給するようにした
ことを特徴とする３重系におけるクロックパルス同期装
置。
（２）各県に原クロツクパルスを分局するカウンタを設
け、その分周カウンタの出力する分周クロックパルスを
全系の分周クロックパルスの多数決結果と比較し、その
比較結果に従って自系の分周カウンタの値を制御するこ
とによって３重系のクロックパルスの同期化を行なう装
置において、各県に、前記多数決結果を入力してそのエツジを用いて
一定幅のクロックパルスを発生する手段と、その一定幅
クロックパルス発生手段の出力パルスにより前記多数決
結果の一定幅クロックパルス発生手段への入力タイミン
グを規定するゲート手段とからなる補正部を設けるとと
もに、前記一定幅クロックパルス発生手段の出力を所定
時間遅延させて出力する手段と、前記一定幅クロックパ
ルス発生手段の出力と前記遅延出力手段の出力との排他
的論理和をとるゲート手段とからなる倍周部を設け、前
記倍周部のゲート手段の出力を論理部に与えるようにし
たことを特徴とする３重系におけるクロツクパルス同期
装置。