JPH03149824A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03149824A JPH03149824A JP28946689A JP28946689A JPH03149824A JP H03149824 A JPH03149824 A JP H03149824A JP 28946689 A JP28946689 A JP 28946689A JP 28946689 A JP28946689 A JP 28946689A JP H03149824 A JPH03149824 A JP H03149824A
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- Japan
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- wiring
- semiconductor device
- forming
- oxide film
- metal wiring
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に多層配線を用いた集積回路
の製造方法に関する。
の製造方法に関する。
本発明は、半導体装置の製造方法において、金属配線が
交差する部分にスリットを設ける事により層間膜のクラ
ックを阻止し金属配線膜間のリークによる不良を防止す
るものである。
交差する部分にスリットを設ける事により層間膜のクラ
ックを阻止し金属配線膜間のリークによる不良を防止す
るものである。
従来、金属配線にスリットを設ける事については数多く
の提案がなされている。
の提案がなされている。
例えば、第３図にあるように、チップコーナ一部の第２
Ａ１配線１０４にスリットを形成する方法が提案されて
いる。
Ａ１配線１０４にスリットを形成する方法が提案されて
いる。
しかし、前述の従来の技術においては、チップとコーナ
一部のＡＩ配線にスリットを設けるという事である為、
封止樹脂から加わる応力によるパブシペ−シヨンクラッ
クの発生を抑えるというのが主なる目的である。ところ
が、多層配線がより微細化になってきたなかで、下層に
ある第１Ａ１配線とより上層にある第２あるいはそれ以
降のＡｌ配Ｉｌ六が重畳する領域においてＡＩの応力等
により層間絶縁膜にクラックが生じ、信頼性不良を発生
するケースが多くなってきている。このように、前述の
従来技術においては、チップ内部の層間膜不良を防止す
ることは出来ず、信頼性上の問題が発生することが考え
られる。
一部のＡＩ配線にスリットを設けるという事である為、
封止樹脂から加わる応力によるパブシペ−シヨンクラッ
クの発生を抑えるというのが主なる目的である。ところ
が、多層配線がより微細化になってきたなかで、下層に
ある第１Ａ１配線とより上層にある第２あるいはそれ以
降のＡｌ配Ｉｌ六が重畳する領域においてＡＩの応力等
により層間絶縁膜にクラックが生じ、信頼性不良を発生
するケースが多くなってきている。このように、前述の
従来技術においては、チップ内部の層間膜不良を防止す
ることは出来ず、信頼性上の問題が発生することが考え
られる。
本発明は、このような従来の半導体装置の問題点を解決
するもので、そのｌ的とするところは、より安定した信
頼性の高い半導体装置を提供するところにある。
するもので、そのｌ的とするところは、より安定した信
頼性の高い半導体装置を提供するところにある。
本発明の半導体装置の製造方法は半導体基板表面に第１
の酸化膜を形成する工程、前記第１の酸化膜表面に第２
の金属膜を形成する工程、前記第２の工程により形成さ
れた金属配線にスリットを有するパターンニングを行な
う工程、前記のパターンニングされた金属配線上に第３
の酸化膜を形成する工程、前記第３の酸化膜表面に第４
の金属配線を形成する工程、前記第４の工程により形成
された金属配線にスリットを有するパターンニングを行
なう工程、前記のパターンニングされた金属配線上に第
５の酸化膜を形成する工程から成ることを特徴とする特 ＊実 施 例〕 第１図（ａ）〜（ｄ）は、本発明の実施例における半導
体装置の製造工程に従う断面図である。
の酸化膜を形成する工程、前記第１の酸化膜表面に第２
の金属膜を形成する工程、前記第２の工程により形成さ
れた金属配線にスリットを有するパターンニングを行な
う工程、前記のパターンニングされた金属配線上に第３
の酸化膜を形成する工程、前記第３の酸化膜表面に第４
の金属配線を形成する工程、前記第４の工程により形成
された金属配線にスリットを有するパターンニングを行
なう工程、前記のパターンニングされた金属配線上に第
５の酸化膜を形成する工程から成ることを特徴とする特 ＊実 施 例〕 第１図（ａ）〜（ｄ）は、本発明の実施例における半導
体装置の製造工程に従う断面図である。
まず第１図（ａ）にあるように、比抵抗１゜（Ω−ａｍ
）のＮ型シリコン基板１００上に、二酸化珪素からなる
絶縁膜１０１を通常の熱酸化膜法によって形成する。
）のＮ型シリコン基板１００上に、二酸化珪素からなる
絶縁膜１０１を通常の熱酸化膜法によって形成する。
次に、第１図（ｂ）にあるように、ＡＩ−Ｓｉ（１％）
を通常の蒸若あるいはスパッタリングにより１μｍ程度
に形成される。
を通常の蒸若あるいはスパッタリングにより１μｍ程度
に形成される。
次に、第１図（Ｃ）にあるように、通常のパターンニン
グ技術で第１Ａ１配線１０２を形成する。
グ技術で第１Ａ１配線１０２を形成する。
このとき、次工程で形成される第２Ａ１配線１゜４と重
畳する領域、特に第１Ａ１配線及び第２Ａ１配線が２０
μｍ以上の配線幅をもって重畳する領域にのみ幅５μｍ
以上のスリットを設ける。
畳する領域、特に第１Ａ１配線及び第２Ａ１配線が２０
μｍ以上の配線幅をもって重畳する領域にのみ幅５μｍ
以上のスリットを設ける。
次に、第１図（ｄ）にあるように、二酸化珪素からなる
絶縁膜１０３を通常の熱酸化法によって彩成する。次に
、第１配置１１Ａ１１０２と同様な工程で第２Ａ１配線
１０４を形成する。そして、パターンニングされた第２
Ａ１配線上にパフシペ−シヨンとして酸化膜１０５を形
成する。
絶縁膜１０３を通常の熱酸化法によって彩成する。次に
、第１配置１１Ａ１１０２と同様な工程で第２Ａ１配線
１０４を形成する。そして、パターンニングされた第２
Ａ１配線上にパフシペ−シヨンとして酸化膜１０５を形
成する。
以上の工程をへて金属配線が形成される。第２図に前述
の工程により形成された半導体装置の上面図を示すが、
ＡＩスリットとしては第１Ａ１配線あるいは第２Ａ１配
線のどちらか一方に入っていればよい。しかし、第１及
び第２Ａ１配線の両方にスリットを設けることは、配線
の段差が大きくなる点や、スリット数が増すことにより
エレクトロマイグレーションの耐量が減少するという事
で避けるべきである。
の工程により形成された半導体装置の上面図を示すが、
ＡＩスリットとしては第１Ａ１配線あるいは第２Ａ１配
線のどちらか一方に入っていればよい。しかし、第１及
び第２Ａ１配線の両方にスリットを設けることは、配線
の段差が大きくなる点や、スリット数が増すことにより
エレクトロマイグレーションの耐量が減少するという事
で避けるべきである。
〔発明の効果］
以上述べたように本発明によれば、多層配線における層
間膜クラブクによる不良を防止する対策として、ＡＩ配
線が重畳する領域にスリットを設ける事で、ＡＩ配線が
層間絶縁膜に与える応力を減少させる事が出来る。その
結果、層間絶縁膜のクラックを防止し、不良を低減する
事が出来、より信頼性の高い半導体装置を提供する事が
出来る。
間膜クラブクによる不良を防止する対策として、ＡＩ配
線が重畳する領域にスリットを設ける事で、ＡＩ配線が
層間絶縁膜に与える応力を減少させる事が出来る。その
結果、層間絶縁膜のクラックを防止し、不良を低減する
事が出来、より信頼性の高い半導体装置を提供する事が
出来る。
第１図（ａ）、（ｂ）、（Ｃ）、（ｄ）は本発明による
実施例の半導体装置の製造工程の断面図である。 第２図は、実施例の半導体装置の製造工程の上面図であ
る。 第３図は、従来の半導体装置の構造を示す上面図である
。 ０１００・・・Ｎ型シリコン基板 １０１・・・二酸化珪素膜 １０２・・・第１Ａ１配線 １０３・・・二酸化珪素膜 １０４・・・第２Ａ１配線 １０５・・・パッシベーション
実施例の半導体装置の製造工程の断面図である。 第２図は、実施例の半導体装置の製造工程の上面図であ
る。 第３図は、従来の半導体装置の構造を示す上面図である
。 ０１００・・・Ｎ型シリコン基板 １０１・・・二酸化珪素膜 １０２・・・第１Ａ１配線 １０３・・・二酸化珪素膜 １０４・・・第２Ａ１配線 １０５・・・パッシベーション
Claims (1)
- 半導体基板表面に第１の酸化膜を形成する工程、前記
第１の酸化膜表面に第２の金属膜を形成する工程、前記
第２の工程により形成された金属配線にスリットを有す
るパターンニングを行なう工程、前記のパターンニング
された金属配線上に第３の酸化膜を形成する工程、前記
第３の酸化膜表面に第４の金属配線を形成する工程、前
記第４の工程により形成された金属配線にスリットを有
するパターンニングを行なう工程、前記のパターンニン
グされた金属配線上に第５の酸化膜を形成する工程から
成ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28946689A JPH03149824A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28946689A JPH03149824A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03149824A true JPH03149824A (ja) | 1991-06-26 |
Family
ID=17743639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28946689A Pending JPH03149824A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03149824A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763936A (en) * | 1995-04-27 | 1998-06-09 | Yamaha Corporation | Semiconductor chip capable of supressing cracks in insulating layer |
-
1989
- 1989-11-07 JP JP28946689A patent/JPH03149824A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763936A (en) * | 1995-04-27 | 1998-06-09 | Yamaha Corporation | Semiconductor chip capable of supressing cracks in insulating layer |
| US5885857A (en) * | 1995-04-27 | 1999-03-23 | Yamaha Corporation | Semiconductor chip capable of suppressing cracks in the insulating layer |
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