JPS6240770A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6240770A JPS6240770A JP18065785A JP18065785A JPS6240770A JP S6240770 A JPS6240770 A JP S6240770A JP 18065785 A JP18065785 A JP 18065785A JP 18065785 A JP18065785 A JP 18065785A JP S6240770 A JPS6240770 A JP S6240770A
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- JP
- Japan
- Prior art keywords
- layer
- window
- schottky
- mesa
- polyimide layer
- Prior art date
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- Pending
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にメサ型ショットキーダイオー
ドの製造方法に関する。
ドの製造方法に関する。
メサ型ショットキーダイオードを得るだめの一般的な製
造方法を第４〜第７図に示す。まず半導体基板１を熱酸
化して酸化膜層２を形成した後、通常の写真蝕刻法によ
り酸化膜層の一部をエツチング除去し、ショットキー窓
とメサ窓’ｌ化する。
造方法を第４〜第７図に示す。まず半導体基板１を熱酸
化して酸化膜層２を形成した後、通常の写真蝕刻法によ
り酸化膜層の一部をエツチング除去し、ショットキー窓
とメサ窓’ｌ化する。
次にショットキーメタルとしてタングステン３を蒸着し
た後、／ヨツトキー窓上以外のタングステンをエツチン
グ除去しく第４図）しかる後チタンと金４を連続蒸着す
る。次に通常の写真蝕刻法を用いてショットキーメタル
上以外のチタンと金をエツチング除去した後（第５図）
、再び通常の写真蝕刻法を用い−Ｃメサ窓上の半導体基
板１を約５０μｍエツチング除去する（第６図）。次に
裏面にチタン・金を連続蒸着した後、通常の写真蝕刻法
によＦ）厚いホトレジスト７を用いて銀Ｘ極メッキ層８
を形成する。（第７図） 〔発明が解決しようとする問題点〕 前述した従来の製法例では、銀電極メッキ層８の形成が
ホトレジスト層７のみを用いて行なわれるため、どうし
てもメサ段差部５を完全に被覆保護するだけの充分の膜
厚を設けることができず、その結果銀電極メッキ層８の
形成時にホトレジスト層の段切れを発生しゃすくなシ、
メサ段差部にも銀電極メッキ層が形成されてしまうとい
う問題を有していた。さらに又この問題は銀電極メッキ
層高さのウェハー回内バラツキ（１０μｍ以上）を大き
くする原因ともなシ、しばしば歩留及び良品率の低下と
いう問題を発生させていた。
た後、／ヨツトキー窓上以外のタングステンをエツチン
グ除去しく第４図）しかる後チタンと金４を連続蒸着す
る。次に通常の写真蝕刻法を用いてショットキーメタル
上以外のチタンと金をエツチング除去した後（第５図）
、再び通常の写真蝕刻法を用い−Ｃメサ窓上の半導体基
板１を約５０μｍエツチング除去する（第６図）。次に
裏面にチタン・金を連続蒸着した後、通常の写真蝕刻法
によＦ）厚いホトレジスト７を用いて銀Ｘ極メッキ層８
を形成する。（第７図） 〔発明が解決しようとする問題点〕 前述した従来の製法例では、銀電極メッキ層８の形成が
ホトレジスト層７のみを用いて行なわれるため、どうし
てもメサ段差部５を完全に被覆保護するだけの充分の膜
厚を設けることができず、その結果銀電極メッキ層８の
形成時にホトレジスト層の段切れを発生しゃすくなシ、
メサ段差部にも銀電極メッキ層が形成されてしまうとい
う問題を有していた。さらに又この問題は銀電極メッキ
層高さのウェハー回内バラツキ（１０μｍ以上）を大き
くする原因ともなシ、しばしば歩留及び良品率の低下と
いう問題を発生させていた。
本発明はメサ段差部５を厚いポリイミド層で破租保腹す
ることにより前述した欠点を排除しまた新規なる半導体
装置の製造方法を提供するものである。
ることにより前述した欠点を排除しまた新規なる半導体
装置の製造方法を提供するものである。
次に本発明について図面を参照しながら詳細に説明する
。
。
第１〜第３図は本発明の一実施例による各工程における
断面図である。
断面図である。
従来製法と同様にして、半導体基板ＩＫ酸化膜層２、シ
ョットキー窓、ショットキーメタル層３、表面チタン・
金層４メサ部、裏面チタン・金属９を形成した後、半導
体基板１の表面をポリイミド層（約１０〜１５μｍ）６
で被覆保護した後（第１図）、通常の写真蝕刻法にょシ
ホトレジスト層７を耐エツチングマスクとして利用する
ことにょシ、ショットキー窓上のポリイミド層をエツチ
ング除去しショットキー窓上のチタン・金属を露出させ
る。次に従来製法と同様にして素子特性を利用す・るこ
とにより、開孔した表面チタン・金属上に銀バンプメッ
キ層８を形成した後（第２図）、ホトレジスト層ポリイ
ミド層を順次にエツチング除去する。このとき銀層はポ
リイミド層を腐蝕する液に腐蝕される懸念がないのでセ
ルファラインでポリイミド層をエツチングすることが可
能である。
ョットキー窓、ショットキーメタル層３、表面チタン・
金層４メサ部、裏面チタン・金属９を形成した後、半導
体基板１の表面をポリイミド層（約１０〜１５μｍ）６
で被覆保護した後（第１図）、通常の写真蝕刻法にょシ
ホトレジスト層７を耐エツチングマスクとして利用する
ことにょシ、ショットキー窓上のポリイミド層をエツチ
ング除去しショットキー窓上のチタン・金属を露出させ
る。次に従来製法と同様にして素子特性を利用す・るこ
とにより、開孔した表面チタン・金属上に銀バンプメッ
キ層８を形成した後（第２図）、ホトレジスト層ポリイ
ミド層を順次にエツチング除去する。このとき銀層はポ
リイミド層を腐蝕する液に腐蝕される懸念がないのでセ
ルファラインでポリイミド層をエツチングすることが可
能である。
以上の実施例かられかるように本発明を適用したダイオ
ードにおいては、銀メッキ層の形成がメサ段差部を１０
〜１５μｍの厚いポリイミド層とホトレジスト層により
被覆保護された状態で行なわれるので、従来製法のよう
に、メサ段差部に銀メッキ層が形成されたシ、銀メッキ
層の高さにバラツキを生じたシすることが全くなくなシ
、その結果従来しばしば発生していた銀メツキ外観不良
を大巾に低減することが可能となシ、ウェハー歩留及び
良品Ｐ／Ｗを著しく向上させることができた。
ードにおいては、銀メッキ層の形成がメサ段差部を１０
〜１５μｍの厚いポリイミド層とホトレジスト層により
被覆保護された状態で行なわれるので、従来製法のよう
に、メサ段差部に銀メッキ層が形成されたシ、銀メッキ
層の高さにバラツキを生じたシすることが全くなくなシ
、その結果従来しばしば発生していた銀メツキ外観不良
を大巾に低減することが可能となシ、ウェハー歩留及び
良品Ｐ／Ｗを著しく向上させることができた。
第１〜第３図はメサ型ショットキーダイオードに本発明
を適用した場合の主な製造工程における断面図、第４〜
第７図は従来製法例を説明するための各工程における断
面図である。 １・・・・・・半導体基板、２・・曲酸化膜層、３・・
曲ショットキーメタル（タングステン層）、４・・曲表
面チタン・金層、５・・曲メサ段差部、６・・曲ポリイ
ミド層、７・・曲ホトレジスト層、８・・・−Ｓメッキ
層、９・・・・・・裏面チタン・金属。 代理人 弁理士 内 原 晋 ン 換Ｓ 図 第６凹 牛７図
を適用した場合の主な製造工程における断面図、第４〜
第７図は従来製法例を説明するための各工程における断
面図である。 １・・・・・・半導体基板、２・・曲酸化膜層、３・・
曲ショットキーメタル（タングステン層）、４・・曲表
面チタン・金層、５・・曲メサ段差部、６・・曲ポリイ
ミド層、７・・曲ホトレジスト層、８・・・−Ｓメッキ
層、９・・・・・・裏面チタン・金属。 代理人 弁理士 内 原 晋 ン 換Ｓ 図 第６凹 牛７図
Claims (1)
- 一導電型を呈する半導体基板上に絶縁層を形成する工程
と、該絶縁層の一部をエッチング除去し前記一導電型を
呈する半導体表面を露出させてショットキー窓とメサ窓
を開孔する工程とショットキー接触用金属を前記ショッ
トキー窓を通して前記半導体表面上に設ける工程と半導
体表面に導電層を設ける工程と、前記メサ窓上の一部の
半導体基板をエッチング除去し、メサ部を設ける工程を
、該メサ部を厚い樹脂により被覆保護した状態で前記シ
ョットキー窓上に電極メッキ層を設ける工程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18065785A JPS6240770A (ja) | 1985-08-16 | 1985-08-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18065785A JPS6240770A (ja) | 1985-08-16 | 1985-08-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240770A true JPS6240770A (ja) | 1987-02-21 |
Family
ID=16087030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18065785A Pending JPS6240770A (ja) | 1985-08-16 | 1985-08-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240770A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5244833A (en) * | 1989-07-26 | 1993-09-14 | International Business Machines Corporation | Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer |
| US8546253B1 (en) | 2012-03-09 | 2013-10-01 | International Business Machines Corporation | Self-aligned polymer passivation/aluminum pad |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732621A (en) * | 1980-08-05 | 1982-02-22 | Nec Corp | Fabrication of semiconductor device |
-
1985
- 1985-08-16 JP JP18065785A patent/JPS6240770A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732621A (en) * | 1980-08-05 | 1982-02-22 | Nec Corp | Fabrication of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5244833A (en) * | 1989-07-26 | 1993-09-14 | International Business Machines Corporation | Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer |
| US8546253B1 (en) | 2012-03-09 | 2013-10-01 | International Business Machines Corporation | Self-aligned polymer passivation/aluminum pad |
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